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參數(shù)資料
| 型號： | MPC106 |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁數(shù)： | 222/398頁 |
| 文件大?。?/td> | 1112K |
| 代理商： | MPC106 |
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6-2
MPC106 PCIB/MC User's Manual
MOTOROLA
The ROM/Flash interface supports one or two banks of ROM/Flash memory on the
60x/memory bus. Bank sizes up to 8 Mbytes provide for a maximum ROM/Flash memory
size of 16 Mbytes. The ROM space may also be mapped to the PCI bus or split between the
60x/memory bus and the PCI bus.
6.2 Memory Interface Signal Buffering
To reduce loading on the data bus, most system designs will require buffering between the
60x data bus and the memory data bus. The MPC106 features configurable data buffer
control logic to accommodate flow-through, transparent latch, or registered data buffers.
This section describes the different buffer control configurations of the MPC106. Note that
in addition to the data and parity signals, certain other memory interface signals may also
require buffering. The AC characteristics of the MPC106, memory operating frequency,
capacitive loading, and transmission line effects of the board layout dictate which signals
require buffering, and which buffer devices are appropriate. The example design in
Figure 6-4 uses bidirectional/tri-state drivers on the data and parity signals.
The BCTL0 and BCTL1 signals control the data bus buffers (directional control and
high-impedance state). The buffer mode parameter (MCCR2[BUF_MODE]) controls how
the buffer control signals, BCTL0 and BCTL1, operate. The memory buffer type
parameters (MCCR4[WCBUF] and MCCR4[RCBUF]) determines the type of buffer used
and the data synchronization for that buffer type. Table 6-1 shows the parameter settings for
the different configurations and gives examples of typical buffer devices that might be used
in those configurations.
Table 6-1. Buffer Configurations
WCBUF
RCBUF
BUF_MODE
Buffer Type
BCTL0
BCTL1
Typical Buffer Device
0
0
0
Flow-through
WE
RE
54/7416863
0
0
1
Flow-through
DIR
(R/W)
OE
54/7416245
54/74162245
54/74163245
0
1
0
Transparent latch
(DRAM/EDO)
WE
RE
54/7416543
54/74162543
Registered
(DRAM/EDO)
WE
RE
54/7416952
54/74162952
54/7416601
0
1
1
—
DIR
(R/W)
OE
—
1
0
0
—
WE
RE
—
1
0
1
—
DIR
(R/W)
OE
—
相關(guān)PDF資料 |
PDF描述 |
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