參數(shù)資料
型號(hào)： MPC106
廠商： Motorola, Inc.
英文描述： 32-Bit Microprocessor(32位微處理器)
中文描述： 32位微處理器（32位微處理器）
文件頁(yè)數(shù)： 144/398頁(yè)
文件大小： 1112K
代理商： MPC106
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MOTOROLA
Chapter 3. Device Programming
3-61
13
CF_HOLD
0
L2 tag address hold. This bit controls the hold time of the
address, TV, and DIRTY_OUT signals with respect to the
rising edge (negation) of TWE.
0
Synchronous tag RAM configurations. No hold time (0
clock cycles). TV is always driven during tag reads.
1
Asynchronous tag RAM configurations. Tag address, TV,
and DIRTY_OUT are held valid for one clock cycle after
TWE is negated. TV is released to high-impedance
during tag reads.
12
CF_INV_MODE
0
L2 invalidate mode enable. When L2 invalidate mode is
enabled, any 60x transaction on the 60x bus causes the L2 to
invalidate the tag entry indexed by the 60x address. Invalidate
mode is used to initialize the tag contents. Note that this bit
has no effect on the external L2 cache controller operation.
See Section 5.2.2, “L2 Cache Line Status,” for more
information.
0
L2 invalidate mode is disabled.
1
L2 invalidate mode is enabled.
11
CF_RWITM_FILL
0
L2 read-with-intent-to-modify line-fill disable. This bit controls
the response of the internally-controlled L2 cache to
read-with-intent-to-modify (RWITM) misses. Note that this bit
has no effect on the external L2 cache controller operation.
See Section 5.3, “L2 Cache Response to Bus Operations,” for
more information.
0
The internally-controlled L2 cache performs a line-fill
when a RWITM miss occurs.
1
The internally-controlled L2 cache does not perform a
line-fill when a RWITM miss occurs.
10–9
CF_L2_HIT_DELAY
11
L2 cache hit delay. These bits control the number of clock
cycles from the assertion of TS until HIT is valid. See
Section 5.4.2.1, “CF_L2_HIT_DELAY,” for more information.
00
Reserved
01
1 clock cycle
10
2 clock cycles
11
3 clock cycles
8
CF_TWO_BANKS
0
L2 cache banks. This bit specifies the number of banks of L2
data RAM. See Section 5.1.6, “Two-Bank Support,” for more
information.
0
1 SRAM bank
1
2 SRAM banks
7
CF_FAST_CASTOUT
0
Fast L2 castout timing
0
Normal L2 castout timing. TV is released to
high-impedance during tag reads.
1
Fast L2 castout timing for improved performance when
using synchronous write tag RAMs. TV is always driven
during tag reads.
Table 3-37. Bit Settings for PICR2—0xAC (Continued)
Bit
Name
Reset
Value
Description
相關(guān)PDF資料
PDF描述
MPC107 32-Bit Microprocessor(32位微處理器)
MPC505 Highly Integrated, Low-Power, 32-Bit Microcontroller
MPC509 Highly Integrated, Low-Power, 32-Bit Microcontroller
MPC5200BV400 MPC5200 Hardware Specifications
MPC5200CBV266 MPC5200 Hardware Specifications
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
MPC106ARX66CE 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:PCI Bridge/Memory Controller
MPC106ARX66CG 制造商:Freescale Semiconductor 功能描述: 制造商:Motorola Inc 功能描述:
MPC106ARX66DE 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:PCI Bridge/Memory Controller
MPC106ARX66DG 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:PCI Bridge/Memory Controller
MPC106ARX66TE 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:PCI Bridge/Memory Controller
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