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參數(shù)資料
| 型號： | MPC106 |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁數(shù)： | 160/398頁 |
| 文件大?。?/td> | 1112K |
| 代理商： | MPC106 |
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MOTOROLA
Chapter 4. Processor Bus Interface
4-7
4.2.1 MPC106 Arbitration
Arbitration for both address and data bus mastership is performed by the MPC106 through
the use of the following signals. Note that the MPC106 controls bus access through the use
of bus request and bus grant signals, and determines the busy state of the address and data
bus by monitoring the address and data bus request and bus grant signals, and the TS,
AACK, and TA signals.
The following signals are used for address bus arbitration:
BR0, BR1, BR2, and BR3 (bus request)—Assertion indicates that a bus master is
requesting mastership of the address bus.
BRL2 (bus request L2)— Assertion indicates that an external L2 cache is requesting
mastership of the address bus.
BG0, BG1, BG2, and BG3 (bus grant)—Assertion indicates that a bus master may,
with the proper qualification, assume mastership of the address bus. A qualified bus
grant occurs when BG
n
is asserted, ARTRY is negated, and there is no current
address tenure.
BGL2 (bus grant L2)— Assertion indicates that an external L2 cache may, with the
proper qualification, assume mastership of the address bus.
The following signals are used for data bus arbitration:
DBG0, DBG1, DBG2, and DBG3 (data bus grant)—Indicates that a bus master may,
with the proper qualification, assume mastership of the data bus. A qualified data bus
grant occurs when DBG
n
is asserted while ARTRY for the current data tenure is
negated.
DBGL2 (data bus grant L2)— Indicates that an external L2 cache may, with proper
qualification, assume mastership of the data bus.
For more detailed information on the arbitration signals, refer to Chapter 2, “Signal
Descriptions.”
4.2.2 Address Pipelining and Split-Bus Transactions
The 60x bus protocol provides independent address and data bus capability to support
pipelined and split-bus transaction system organizations. Address pipelining allows the
address tenure of a new bus transaction to begin before the data tenure of the current
transaction has finished.
While this capability does not inherently reduce memory latency, support for address
pipelining and split-bus transactions can greatly improve effective bus/memory throughput.
For this reason, these techniques are most effective in shared-memory multiprocessor
implementations where bus bandwidth is an important measurement of system
performance.
相關PDF資料 |
PDF描述 |
|---|---|
| MPC107 | 32-Bit Microprocessor(32位微處理器) |
| MPC505 | Highly Integrated, Low-Power, 32-Bit Microcontroller |
| MPC509 | Highly Integrated, Low-Power, 32-Bit Microcontroller |
| MPC5200BV400 | MPC5200 Hardware Specifications |
| MPC5200CBV266 | MPC5200 Hardware Specifications |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| MPC106ARX66CE | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:PCI Bridge/Memory Controller |
| MPC106ARX66CG | 制造商:Freescale Semiconductor 功能描述: 制造商:Motorola Inc 功能描述: |
| MPC106ARX66DE | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:PCI Bridge/Memory Controller |
| MPC106ARX66DG | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:PCI Bridge/Memory Controller |
| MPC106ARX66TE | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:PCI Bridge/Memory Controller |
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