參數(shù)資料
型號(hào)： MPC106
廠商： Motorola, Inc.
英文描述： 32-Bit Microprocessor(32位微處理器)
中文描述： 32位微處理器（32位微處理器）
文件頁(yè)數(shù)： 221/398頁(yè)
文件大?。?/td> 1112K
代理商： MPC106
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MOTOROLA
Chapter 6. Memory Interface
6-1
Chapter 6
Memory Interface
60
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The memory interface of the MPC106 controls processor and PCI interactions with system
memory. It is capable of supporting a variety of DRAM, EDO, or SDRAM, and ROM or
Flash configurations as main memory. Note that only one of the RAM interfaces (DRAM,
EDO, or SDRAM) can be used in a system; that is, a system cannot mix DRAM and EDO
devices.
This chapter describes the memory interface on the MPC106—its features and limitations,
buffering requirements, supported device organizations, initialization, and timing. Design
examples are provided for the DRAM, EDO, SDRAM, ROM, and Flash interfaces.
Chapter 2, “Signal Descriptions,” contains the signal definitions for the memory interface,
and Chapter 3, “Device Programming,” details the configurable parameters that are used to
initialize the memory interface. In addition, Chapter 8, “Internal Control,” provides
information about the internal buffers that permit the MPC106 to coordinate memory
accesses between the L2 cache, the 60x processor(s), and devices on the PCI bus.
6.1 Overview
The DRAM/EDO/SDRAM interface supports up to eight banks of 64-bit memory. Bank
sizes up to 128 Mbytes provide for a maximum memory size of 1 Gbyte. Programmable
parameters allow for a variety of DRAM/EDO/SDRAM organizations and timings. Note
that if SDRAM is used, it must comply with the JEDEC specification for SDRAM. Two
types of parity as well as ECC protection are provided for the DRAM/EDO.
The MPC106 handles parity checking and generation, with eight parity bits checked or
generated for the 64-bit data path. Read-modify-write (RMW) parity is also provided for
write transactions less than the full 8-byte data path. As an alternative to parity, the MPC106
supports ECC for the data path to DRAM/EDO system memory. Note that the MPC106
does not support ECC for SDRAM memory configurations. Using ECC, the MPC106
detects and corrects all single-bit errors, and detects all double-bit errors and all errors
within a nibble.
The DRAM/EDO/SDRAM interface provides for doze, nap, sleep, and suspend power
saving modes, defined in Appendix A, “Power Management.”
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