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參數(shù)資料
| 型號： | MPC106 |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁數(shù)： | 74/398頁 |
| 文件大?。?/td> | 1112K |
| 代理商： | MPC106 |
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2-36
MPC106 PCIB/MC User's Manual
MOTOROLA
AD[31–0], C/BE[3–0], and PAR to stable (but meaningless) states
until they are needed for a legitimate transaction.
Negated—Indicates that the MPC106 has not been granted control of
the PCI bus, and cannot initiate a PCI transaction.
2.2.5.6 Initiator Ready (IRDY)
The initiator ready (IRDY) signal is both an input and output signal on the MPC106.
2.2.5.6.1 Initiator Ready (IRDY)—Output
Following is the state meaning for IRDY as an output signal.
State Meaning
Asserted—Indicates that the MPC106, acting as a PCI master, can
complete the current data phase of a PCI transaction. During a write,
the MPC106 asserts IRDY to indicate that valid data is present on
AD[31–0]. During a read, the MPC106 asserts IRDY to indicate that
it is prepared to accept data.
Negated—Indicates that the PCI target needs to wait before the
MPC106, acting as a PCI master, can complete the current data
phase. During a write, the MPC106 negates IRDY to insert a wait
cycle when it cannot provide valid data to the target. During a read,
the MPC106 negates IRDY to insert a wait cycle when it cannot
accept data from the target.
2.2.5.6.2 Initiator Ready (IRDY)—Input
Following is the state meaning for IRDY as an input signal.
State Meaning
Asserted—Indicates another PCI master is able to complete the
current data phase of a transaction.
Negated—If FRAME is asserted, indicates a wait cycle from another
master. If FRAME is negated, indicates the PCI bus is idle.
2.2.5.7 Lock (LOCK)—Input
The lock (LOCK) signal is an input on the MPC106. See Section 7.5, “Exclusive Access,”
for more information. Following is the state meaning for the LOCK input signal.
State Meaning
Asserted—Indicates that a master is requesting exclusive access to
memory, which may require multiple transactions to complete.
Negated—Indicates that a normal operation is occurring on the bus
or an access to a locked target is occurring.
2.2.5.8 Parity (PAR)
The PCI parity (PAR) signal is both an input and output signal on the MPC106. See
Section 7.6.1, “PCI Parity,” for more information.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| MPC107 | 32-Bit Microprocessor(32位微處理器) |
| MPC505 | Highly Integrated, Low-Power, 32-Bit Microcontroller |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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| MPC106ARX66DE | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:PCI Bridge/Memory Controller |
| MPC106ARX66DG | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:PCI Bridge/Memory Controller |
| MPC106ARX66TE | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:PCI Bridge/Memory Controller |
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