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參數(shù)資料
| 型號： | MPC106 |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁數(shù)： | 283/398頁 |
| 文件大?。?/td> | 1112K |
| 代理商： | MPC106 |
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MOTOROLA
Chapter 6. Memory Interface
6-63
The 16-Mbyte ROM/Flash space is subdivided into two 8-Mbyte banks. Bank 0 (selected
by RCS0) is addressed from 0xFF80_0000 to 0xFFFF_FFFF. Bank 1 (selected by RCS1)
is addressed from 0xFF00_0000 to 0xFF7F_FFFF. Implementations that require less than
16 Mbytes may allocate the required ROM/Flash to one or both banks.
For example, an implementation that requires only 4 Mbytes of ROM/Flash could locate
the ROM/Flash entirely within bank 0 at addresses 0xFFC0_0000–0xFFFF_FFFF.
Alternately, the ROM/Flash could be split across both banks with 2 Mbytes in bank 0 at
0xFFE0_0000–0xFFFF_FFFF, and 2 Mbytes in bank 1 at 0xFF60_0000–0xFF7F_FFFF.
Any system ROM space that is not physically implemented within a bank will be aliased to
the physical device(s) within that bank.
The MPC106 can be configured to support ROM/Flash devices located on the 60x/memory
bus or on the PCI bus. The RCS0 signal is sampled at reset to determine the location of
ROM/Flash. See Section 2.2.8, “Configuration Signals,” for more information. If the
system ROM space is mapped to the PCI bus, the MPC106 directs all system ROM accesses
to the PCI bus.
The MPC106 also supports splitting the system ROM space between PCI and the
60x/memory bus. The entire ROM space is mapped to the PCI space, and then, by setting
the configuration parameter PICR2[CF_FF0_LOCAL], the lower half of the ROM space
(FF00_0000–FF7F_FFFF) is remapped onto the 60x/memory bus. This allows the system
to have the upper half of ROM space on the PCI bus for boot firmware and the lower half
of the ROM space on the 60x/memory bus for performance critical firmware. The
ROM/Flash on the 60x/memory bus is selected by RCS1 and the data path must be 64 bits
wide.
6.5.1 ROM/Flash Cacheability
Data in ROM/Flash memory is cacheable with certain restrictions—the L2 cache must use
synchronous burst SRAMs, and the ROM data in the cache must not be modified. Flash data
in the L2 cache can be modified, but the L2 cache must operate in write-through mode.
The MPC106 does not generate parity for transactions in the system ROM space, so
incorrect parity is stored with ROM/Flash data in the L2 cache. However, this does not
cause a parity error because the MPC106 does not check parity/ECC for any transaction in
the system ROM address space.
6.5.2 64-Bit ROM/Flash Interface Timing
The ROM/Flash interface of the MPC106 supports burst and nonburst devices. The
MPC106 provides programmable access timing for the ROM/Flash interface. The
programmable timing parameters for the ROM/Flash interface are MCCR1[ROMNAL],
MCCR1[ROMFAL], and MCCR1[BURST]. See Section 3.2.6.4, “Memory Control
Configuration Registers,” for more information.
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