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參數(shù)資料
| 型號： | MPC106 |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁數(shù)： | 290/398頁 |
| 文件大小： | 1112K |
| 代理商： | MPC106 |
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7-2
MPC106 PCIB/MC User's Manual
MOTOROLA
As a master, the MPC106 supports read and write operations to the PCI memory space, the
PCI I/O space, and the PCI 256-byte configuration space. As a master, the MPC106 also
supports generating PCI special-cycle and interrupt-acknowledge transactions. As a target,
the MPC106 supports read and write operations to system memory.
Internal buffers are provided for operations between the PCI bus and the 60x processor or
system memory. Processor read and write operations each have a 32-byte buffer, and
memory operations have one 32-byte read buffer and two 32-byte write buffers. See
Section 8.1, “Internal Buffers,” for more information.
The interface can be programmed for either little-endian or big-endian formatted data, and
provides data swapping, byte enable swapping, and address translation in hardware. See
Appendix B, “Bit and Byte Ordering,” for more information on the bi-endian features of
the MPC106.
7.1.1 The MPC106 as a PCI Master
Upon detecting a 60x-to-PCI transaction, the MPC106 requests the use of the PCI bus. For
60x-to-PCI bus write operations, the MPC106 requests mastership of the PCI bus when the
60x completes the write operation on the 60x processor bus. For 60x-to-PCI read
operations, the MPC106 requests mastership of the PCI bus when it decodes that the access
is for PCI address space.
Once granted, the MPC106 drives the 32-bit PCI address (AD[31–0]) and the bus command
(C/BE[3–0]) signals. The master interface supports reads and writes of up to 32 bytes
without inserting master-initiated wait states.
The master part of the interface can initiate master-abort cycles, recognizes target-abort,
target-retry, and target-disconnect cycles, and supports various device selection timings.
The master interface does not run fast back-to-back or interlocked accesses.
7.1.2 The MPC106 as a PCI Target
As a target, upon detection of a PCI address phase the MPC106 decodes the address and
bus command to determine if the transaction is for system memory. If the transaction is
destined for system memory, the target interface latches the address, decodes the PCI bus
command, and forwards them to an internal control unit. On writes to system memory, data
is forwarded along with the byte enables to the internal control unit. On reads, four bytes
of data are provided to the PCI bus and the byte enables determine which byte lanes contain
meaningful data.
The target interface of the MPC106 can issue target-abort, target-retry, and target-
disconnect cycles. The target interface supports fast back-to-back transactions and
interlocked accesses using the PCI lock protocol.
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