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參數(shù)資料
| 型號： | MPC106 |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁數(shù)： | 141/398頁 |
| 文件大?。?/td> | 1112K |
| 代理商： | MPC106 |
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3-58
MPC106 PCIB/MC User's Manual
MOTOROLA
Table 3-37. Bit Settings for PICR2—0xAC
Bit
Name
Reset
Value
Description
31
L2_UPDATE_EN
0
L2 update enable. This bit controls whether the
internally-controlled L2 cache can be updated with new data.
Note that this bit has no effect on the external L2 cache
controller operation. Also, note that L2_UPDATE_EN is
accessible at port 0x81C.
0
The L2 cache can only be read or invalidated. The L2
cache cannot be updated. Snoops are serviced to
maintain coherency.
1
The L2 cache can be updated with new data.
30
L2_EN
0
This bit enables/disables the internally-controlled L2 cache.
The L2 cache is only enabled if both this bit and CF_L2_MP
signify that there is an internally-controlled L2 cache in the
system. Note that this bit has no effect on the external L2
cache controller operation. Also, note that L2_EN is
accessible at port 0x81C.
0
The L2 cache is disabled. However, the tags are not
invalidated. No L2 snoop operations or data updates are
performed while this bit is cleared.
1
The L2 cache is enabled.
29
NO_SERIAL_CFG
0
This bit controls whether the MPC106 serializes configuration
writes to PCI devices from the 60x bus.
0
Configuration writes to PCI devices from the 60x bus
cause the MPC106 to serialize and flush the internal
buffers.
1
Configuration writes to PCI devices from the 60x bus do
not cause serialization. The internal buffers are not
flushed.
28
CF_FLUSH_L2
0
L2 cache flush. The transition on this bit from 0 to 1 initiates
an internally-controlled L2 cache flush and invalidate
operation, provided L2_EN = 0b1. Note that this bit has no
effect on the external L2 cache controller operation. Also,
note that CF_FLUSH_L2 is accessible at port 0x81C.
0
Normal cache operation.
1
The transition from 0 to 1 indicates that the L2 cache
should write all modified lines to memory and mark all
lines as invalid.
27
NO_SNOOP_EN
0
This bit controls whether the MPC106 generates snoop
transactions on the 60x bus for PCI-to-system memory
transactions. This is provided as a performance enhancement
for systems that do not need to maintain coherency on
system memory accesses by PCI.
0
Snooping is enabled.
1
Snooping is disabled.
相關PDF資料 |
PDF描述 |
|---|---|
| MPC107 | 32-Bit Microprocessor(32位微處理器) |
| MPC505 | Highly Integrated, Low-Power, 32-Bit Microcontroller |
| MPC509 | Highly Integrated, Low-Power, 32-Bit Microcontroller |
| MPC5200BV400 | MPC5200 Hardware Specifications |
| MPC5200CBV266 | MPC5200 Hardware Specifications |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| MPC106ARX66CE | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:PCI Bridge/Memory Controller |
| MPC106ARX66CG | 制造商:Freescale Semiconductor 功能描述: 制造商:Motorola Inc 功能描述: |
| MPC106ARX66DE | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:PCI Bridge/Memory Controller |
| MPC106ARX66DG | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:PCI Bridge/Memory Controller |
| MPC106ARX66TE | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:PCI Bridge/Memory Controller |
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