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參數(shù)資料
| 型號： | MPC106 |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁數(shù)： | 62/398頁 |
| 文件大?。?/td> | 1112K |
| 代理商： | MPC106 |
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2-24
MPC106 PCIB/MC User's Manual
MOTOROLA
Negated—Indicates that updating the tag address, valid, and dirty
bits is not currently necessary.
Assertion/Negation—The TWE signal is asserted for one clock cycle
during tag write operations.
Timing Comments
2.2.3.2 External L2 Controller Signals
When an external L2 cache controller is used instead of the internal L2 controller, four
signals change their functions. This section provides a brief description of the signals used
by the MPC106 to interface with the external L2 cache controller.
2.2.3.2.1 External L2 Bus Grant (BGL2)—Output
The external L2 bus grant (BGL2) signal is an output on the MPC106. Following are the
state meaning and timing comments for the BGL2 signal.
State Meaning
Asserted—Indicates that the external L2 controller may assume
mastership of the 60x address bus.
Negated—Indicates that the external L2 controller is not granted
mastership of the next 60x address bus tenure.
Timing Comments
Assertion—May occur at any time when the external L2 bus request
(BRL2) signal is asserted and the 60x address bus is available.
Negation—May occur at any time after assertion, or after BRL2 is
negated.
2.2.3.2.2 External L2 Bus Request (BRL2)—Input
The external L2 bus request (BRL2) signal is an input on the MPC106. Following are the
state meaning and timing comments for the BRL2 signal. Note that this signal has an on-
chip pull-up resistor.
State Meaning
Asserted—Indicates that the external L2 controller requires
mastership of the 60x bus for a transaction.
Negated—Indicates that the external L2 controller does not require
mastership of the 60x bus.
Timing Comments
Assertion—May occur at any time.
Negation—May occur at any time. However, BRL2 must be negated
for at least one clock cycle after an accepted, qualified external L2
bus grant.
2.2.3.2.3 External L2 Data Bus Grant (DBGL2)—Output
The external L2 data bus grant (DBGL2) signal is an output on the MPC106. Following are
the state meaning and timing comments for the DBGL2 signal.
State Meaning
Asserted—Indicates that the external L2 controller may assume
mastership of the 60x data bus.
Negated—Indicates that the external L2 controller is not granted
mastership of the data bus.
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PDF描述 |
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