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參數(shù)資料
| 型號： | MPC106 |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁數(shù)： | 188/398頁 |
| 文件大小： | 1112K |
| 代理商： | MPC106 |
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5-12
MPC106 PCIB/MC User's Manual
MOTOROLA
5.2.6 L2 Cache Interface and Interrupt Vector Relocation
When the MPC106 is configured for interrupt vector relocation, all memory accesses from
0xFFF0_0000 to 0xFFFF_FFFF are translated to a 1-Mbyte memory block lower in the
memory address space. The 12 most-significant bits of the address (0xFFF) of the 60x
memory access are replaced by the contents of ESCR1[INT_VECTOR_RELOCATE], and
the remaining 20 address bits are unchanged. Interrupt vector relocation presents special
problems with respect to the L2 cache and snooping. The L2 tag RAM sees only the
untranslated address (0xFFF
x_xxxx
) and uses the 60x bus address (prior to translation by
the MPC106) for lookups and tag updates. Software must handle any coherency issues
regarding accesses to the original vector addresses and their translated locations.
Snooping always uses the original 60x interrupt vector address rather than the translated
(relocated) address. Software must maintain cache coherency if PCI devices access the
memory region used for vector relocation. Because the L2 cache uses the original vector
address, it treats the access as a normal system ROM space access with respect to
determining whether the data should be cached. If the system ROM space is located on the
PCI bus, the RAM region is not cached.
5.3 L2 Cache Response to Bus Operations
The MPC106 samples the WT, CI, GBL, ARTRY, HIT, and DIRTY_IN signals and
responds with the activity required by the bus operation. The internal L2 cache controller
only supports operations mapped in the system memory address space, and ignores
memory operations mapped in the PCI space. The internal L2 cache controller supports the
following four types of bus operations:
Normal 60x bus operations (any 60x-initiated operations, with the exception of L1
copy-back operations)
60x L1 copy-back operations
L2 cast-out operations (when configured as a write-back cache)
Snoop operations due to PCI-to-system memory transactions, provided snooping is
enabled (PICR2[NO_SNOOP_EN] = 0)
The following sections describe the internal L2 cache controller responses to bus operations
in both write-back and write-through configurations.
5.3.1 Write-Back L2 Cache Response
When the MPC106 is configured to support a write-back L2 cache, the L2 cache supplies
data on 60x single-beat or burst read hits, read snoop hits, and write snoop hits to modified
lines. L2 cache lines are updated on burst read misses, single-beat write hits (depending on
partial update configuration), or burst write hits, and burst write misses. Table 5-2 describes
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| MPC107 | 32-Bit Microprocessor(32位微處理器) |
| MPC505 | Highly Integrated, Low-Power, 32-Bit Microcontroller |
| MPC509 | Highly Integrated, Low-Power, 32-Bit Microcontroller |
| MPC5200BV400 | MPC5200 Hardware Specifications |
| MPC5200CBV266 | MPC5200 Hardware Specifications |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| MPC106ARX66CE | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:PCI Bridge/Memory Controller |
| MPC106ARX66CG | 制造商:Freescale Semiconductor 功能描述: 制造商:Motorola Inc 功能描述: |
| MPC106ARX66DE | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:PCI Bridge/Memory Controller |
| MPC106ARX66DG | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:PCI Bridge/Memory Controller |
| MPC106ARX66TE | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:PCI Bridge/Memory Controller |
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