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參數(shù)資料
| 型號(hào)： | MPC106 |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁數(shù)： | 143/398頁 |
| 文件大?。?/td> | 1112K |
| 代理商： | MPC106 |
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3-60
MPC106 PCIB/MC User's Manual
MOTOROLA
21–20
CF_WMODE
00
SRAM write timing and partial update disable. These bits
control L2 data RAM write timing. For an asynchronous
SRAM cache configuration, only mode 00 is valid. See
Section 5.4.2.4, “CF_WMODE,” for more information.
00
Normal write timing without partial update.
01
Normal write timing with partial update using external
byte write decoding. Not valid for asynchronous SRAMs.
10
Delayed write timing with partial update using external
byte write decoding. When performing an L2 cache write,
the MPC106 issues the L2 cache control signals, but
delays the assertion of TA by one cycle to allow for
external byte write decoding. Not valid for asynchronous
SRAMs.
11
Early write timing with partial update using external byte
write decoding. The MPC106 speculatively asserts DWE
one cycle earlier than the other L2 data RAM control
signals for better write performance. Not valid for
asynchronous SRAMs.
19–18
CF_SNOOP_WS
11
Snoop wait states. These bits control the minimum number of
wait states for the address phase in a snoop cycle. See
Section 4.3.3.2, “Address Tenure Timing Configuration,” for
more information.
00
0 wait states (2-clock address phase)
01
1 wait state (3-clock address phase)
10
2 wait states (4-clock address phase)
11
3 wait states (5-clock address phase)
17
CF_MOD_HIGH
0
Cache-modified signal polarity. This bit controls the active
state of the DIRTY_IN, DIRTY_OUT, and TV L2 cache
signals.
0
The input signals TV and DIRTY_IN are active low and
the output signals TV and DIRTY_OUT are active low.
1
The input signals TV and DIRTY_IN are active high and
the output signals TV and DIRTY_OUT are active high.
16
CF_HIT_HIGH
0
L2 cache HIT signal polarity.This bit controls the active state
of the HIT signal for the internally-controlled L2 cache. Note
that this bit has no effect on the external L2 cache controller
operation. HIT is always active low for the external L2 cache
controller interface.
0
HIT is active low.
1
HIT is active high.
15
—
0
This bit is reserved.
14
CF_ADDR_ONLY_DISABLE
0
This bit specifies whether the internally-controlled L2 cache
responds to address-only transactions (clean, flush, and kill).
This bit is set when the L2 is enabled for normal L2 operation.
Note that this bit has no effect on the external L2 cache
controller operation.
0
The internally-controlled L2 cache responds to clean,
flush, and kill transactions.
1
The internally-controlled L2 cache ignores clean, flush,
and kill transactions.
Table 3-37. Bit Settings for PICR2—0xAC (Continued)
Bit
Name
Reset
Value
Description
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