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參數(shù)資料
| 型號： | MPC106 |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁數(shù)： | 230/398頁 |
| 文件大?。?/td> | 1112K |
| 代理商： | MPC106 |
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6-10
MPC106 PCIB/MC User's Manual
MOTOROLA
Figure 6-5. DRAM/EDO Address Multiplexing—64-Bit Data Bus Mode
During the row address phase, MA0 contains A5 and MA[1–12] contain A[9–20]. If the
DRAM/EDO has only 9 row bits, it only samples MA[4–12] (that is, the least-significant 9
bits). Similarly, if the DRAM/EDO has only 10 row bits, it only samples MA[3–12] and if
the DRAM/EDO has only 11 row bits, it only samples MA[2–12]. MA0 is only used as the
most-significant row address bit for 13 x 11 DRAM/EDO arrays.
During the column address phase, MA[5–12] contain A[21–28], and MA[1–4] contain the
following (depending on the number of row bits set in MCCR1):
A[8–11] if the number of row bits = 9
A[7–10] if the number of row bits = 10
A[6–9] if the number of row bits = 11
A[5–8] if the number of row bits = 12 or 13
6.3.3 DRAM/EDO Power-On Initialization
At system reset, initialization software (boot code) must set up the programmable
parameters in the memory interface configuration registers (MICRs). These include the
memory boundary registers, the memory bank enable register, the memory page mode
register, and the memory control configuration registers (MCCRs). See Section 3.2.6,
“Memory Interface Configuration Registers,” for more detailed descriptions of the MICRs.
The programmable parameters relevant to the DRAM/EDO interface are:
Memory bank starting and ending addresses (memory boundary registers)
Memory bank enables (memory bank enable register)
PGMAX—maximum RAS assertion interval for page mode retention
SREN—self-refresh enable
PCKEN—memory interface parity checking/generation enable
Row address bit count for each bank
ECC_EN—ECC enable
EDO—EDO enable
REFINT—refresh interval
Row x Col = 9x12,11,10,9
10x12,11,10,9
Row Address Bits (1–12)
11x12,11,10,9
12x12,11,10,9
(0)
**
(1–4)
(5–12)
**
A5 is provided on MA0.
This signal is to be used as the most-significant row address bit for 13 x 11 DRAM/EDO arrays.
A14
A0A1A2A3A4A5A6A7A8A9A10A11A12A13
A15A16A17A18A19A20A21A22A23A24A25A26A27A28A29A30A31
Column Address Bits
Physical Address
相關PDF資料 |
PDF描述 |
|---|---|
| MPC107 | 32-Bit Microprocessor(32位微處理器) |
| MPC505 | Highly Integrated, Low-Power, 32-Bit Microcontroller |
| MPC509 | Highly Integrated, Low-Power, 32-Bit Microcontroller |
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相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| MPC106ARX66CE | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:PCI Bridge/Memory Controller |
| MPC106ARX66CG | 制造商:Freescale Semiconductor 功能描述: 制造商:Motorola Inc 功能描述: |
| MPC106ARX66DE | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:PCI Bridge/Memory Controller |
| MPC106ARX66DG | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:PCI Bridge/Memory Controller |
| MPC106ARX66TE | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:PCI Bridge/Memory Controller |
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