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參數(shù)資料
| 型號： | MPC106 |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁數(shù)： | 68/398頁 |
| 文件大小： | 1112K |
| 代理商： | MPC106 |
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2-30
MPC106 PCIB/MC User's Manual
MOTOROLA
precharge timing for EDO read operations, and follows RCS[0–1]
timing for ROM/Flash read operations.
2.2.4.12 Data Parity/ECC (PAR[0–7])
The eight data parity/ECC (PAR[0–7]) signals are both input and output signals on the
MPC106.
2.2.4.12.1 Data Parity (PAR[0–7])—Output
Following are the state meaning and timing comments for PAR[0–7] as output signals.
State Meaning
Asserted/Negated—Represents the byte parity or ECC being written
to memory (PAR0 is the most-significant parity bit and corresponds
to byte lane 0 which is selected by CAS/DQM[0]). The data parity
signals are asserted or negated as appropriate to provide odd parity
(including the parity bit) or ECC.
Timing Comments
Assertion/Negation—PAR[0–7] are valid concurrent with DH[0–31]
and DL[0–31].
2.2.4.12.2 Data Parity (PAR[0–7])—Input
Following are the state meaning and timing comments for PAR[0–7] as input signals.
State Meaning
Asserted/Negated—Represents the byte parity or ECC being read
from memory (PAR0 is the most-significant parity bit and
corresponds to byte lane 0 which is selected by CAS/DQM0).
Timing Comments
Assertion/Negation—PAR[0–7] are valid concurrent with DH[0–31]
and DL[0–31].
2.2.4.13 Parity Path Read Enable (PPEN)—Output
The parity path read enable (PPEN) signal is an output on the MPC106. Following are the
state meaning and timing comments for the PPEN output signal.
State Meaning
Asserted/Negated—Used to control external parity path buffers
between the 60x bus and memory. See Section 6.2.4, “Parity/ECC
Path Read Control,” for more information.
Asserted—PPEN enables the parity bus buffer (for flow-through
type buffering) in the memory read path, or acts as the output enable
for the parity bus latch (for latched-type buffering) in the memory
read path.
Negated—PPEN disables the parity bus buffer.
Timing Comments
Assertion/Negation—For normal parity or no parity, PPEN is
asserted with the first read CAS/DQM
n
and held valid throughout
the read burst. For ECC, PPEN is asserted with the first read CAS
n
and negated during the bus turnaround cycle.
相關(guān)PDF資料 |
PDF描述 |
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