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參數(shù)資料
| 型號(hào)： | MPC106 |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁數(shù)： | 318/398頁 |
| 文件大?。?/td> | 1112K |
| 代理商： | MPC106 |
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7-30
MPC106 PCIB/MC User's Manual
MOTOROLA
to the MMSR at address 0xE4, the PIRQ signal is negated, and the
MMSR[MOD_MEM_STATUS] bits are cleared. However, the address in MMSR[HWM]
and MMSR[LWM] remains unchanged. This state is shown as the IDLE state in
Figure 7-11. If a 60x processor performs a read access to the MMSR at address 0xEC, the
PIRQ signal is negated, and MMSR[MOD_MEM_STATUS], MMSR[HWM], and
MMSR[LWM] are cleared, returning the MMSR to the CLEAR state.
If a PCI write operation to memory occurs while the MMSR[MOD_MEM_STATUS] bits
are set to 0b01 (1 BLOCK state), the MPC106 tests the memory block address against the
contents of MMSR[HWM] and MMSR[LWM]. If the memory block address matches the
previous memory block address, there is no state change. If the memory block address is
different from the address for the first PCI write operation, the block address for the second
PCI write operation is placed in either the MMSR[HWM] and MMSR[LWM] depending
on whether the address is greater than or less than the block address of the first PCI write
operation, and the MMSR[MOD_MEM_STATUS] bits are set to 0b10 (2 BLOCK state).
A read access to the MMSR by a 60x processor through configuration address 0xE4 or
0xEC returns the MMSR to the IDLE or CLEAR state (MMSR[MOD_MEM_STATUS] =
0b00), and the MPC106 negates the PIRQ signal.
If a PCI write operation occurs while the MMSR[MOD_MEM_STATUS] bits are set to
0b10 (2 BLOCK state), the MPC106 tests the memory block address against the contents
of MMSR[HWM] and MMSR[LWM]. If the memory block address matches one of the two
previous memory block addresses, there is no state change. If the memory block address is
different from the addresses for the previous PCI write operations, the block address for the
current PCI write operation is placed in either the MMSR[HWM] or MMSR[LWM]
depending on whether the address is greater than or less than the block address of the
previous PCI write operations, and the MMSR[MOD_MEM_STATUS] bits are set to 0b11
(RANGE state). A read access to the MMSR by a 60x processor through configuration
address 0xE4 or 0xEC returns the MMSR to the IDLE or CLEAR state
(MMSR[MOD_MEM_STATUS] = 0b00), and the MPC106 negates the PIRQ signal.
If a PCI write operation occurs while the MMSR[MOD_MEM_STATUS] bits are set to
0b11 (RANGE state), the MPC106 tests the memory block address against the contents of
MMSR[HWM] and MMSR[LWM]. If the memory block address falls between
MMSR[HWM] and MMSR[LWM], there is no state change. If the memory block address
is different from the addresses for the previous PCI write operations, the block address for
the current PCI write operation is placed in either the MMSR[HWM] or MMSR[LWM]
depending on whether the address is greater than or less than the block address of the
previous PCI write operations. A read access to the MMSR by a 60x processor through
configuration address 0xE4 or 0xEC returns the MMSR to the IDLE or CLEAR state
(MMSR[MOD_MEM_STATUS] = 0b00), and the MPC106 negates the PIRQ signal.
If a PCI write operation occurs while the MMSR[MOD_MEM_STATUS] bits are cleared
(IDLE state, following a 60x read access to configuration address 0xE4), the MPC106 tests
the memory block address against the contents of MMSR[HWM] and MMSR[LWM]. If
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