參數(shù)資料
型號： MPC106
廠商： Motorola, Inc.
英文描述： 32-Bit Microprocessor(32位微處理器)
中文描述： 32位微處理器（32位微處理器）
文件頁數(shù)： 67/398頁
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代理商： MPC106
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MOTOROLA
Chapter 2. Signal Descriptions
2-29
2.2.4.8 SDRAM Data Qualifier (DQM[0–7])—Output
The eight SDRAM data qualifier (DQM[0–7]) signals are outputs on the MPC106.
Following are the state meaning and timing comments for the DQM
n
output signals.
State Meaning
Asserted—Prevents writing to SDRAM. (Note that the DQM
n
signals are active high for SDRAM.)
Negated—Allows a read or write operation to SDRAM.
DQM0 connects to the most significant byte select.
DQM7 connects to the least significant byte select.
Timing Comments
Assertion—For SDRAM, DQM
n
must be valid on the rising edge of
the 60x bus clock during read or write cycles.
2.2.4.9 Flash Output Enable (FOE)—Output
The Flash output enable (FOE) signal is an output on the MPC106. Following are the state
meaning and timing comments for the FOE output signal.
State Meaning
Asserted—Enables Flash output for the current read access.
Negated—Indicates that there is currently no read access to Flash.
Note that the FOE signal provides no indication of any write
operation(s) to Flash.
Timing Comments
Assertion—The MPC106 asserts FOE at the start of the Flash read
cycle.
2.2.4.10 Memory Address (MA[0–12])—Output
The memory address (MA[0–12]) signals consist of 13 output signals on the MPC106.
Following are the state meaning and timing comments for the MA[0–12] output signals.
State Meaning
Asserted/Negated—Represents the row/column multiplexed
physical address for DRAMs or EDOs (MA0 is the most-significant
address bit; MA12 is the least-significant address bit).
Timing Comments
Assertion—The row address is valid on assertion of RAS
n
, and the
column address is valid on assertion of CAS
n
.
2.2.4.11 Memory Data Latch Enable (MDLE)—Output
The memory data latch enable (MDLE) signal is an output on the MPC106. Following are
the state meaning and timing comments for the MDLE output signal.
State Meaning
Asserted—MDLE enables an external latched data buffer for read
operations, if such a buffer is used in the system.
Negated—MDLE disables the external latched data buffer, if such a
buffer is used in the system.
Timing Comments
Assertion— For systems that use an external data buffer, MDLE
follows CAS timing for DRAM read operations, follows CAS
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