參數(shù)資料
型號(hào)： MPC106
廠商： Motorola, Inc.
英文描述： 32-Bit Microprocessor(32位微處理器)
中文描述： 32位微處理器（32位微處理器）
文件頁(yè)數(shù)： 389/398頁(yè)
文件大?。?/td> 1112K
代理商： MPC106
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MOTOROLA
Index
Index-3
INDEX
accessing registers,
3-15
–
3-18
alternate OS-visible parameters registers,
3-63
ECC single-bit error registers,
3-29
,
9-7
emulation support,
3-1
,
3-64
,
7-27
error detection registers,
3-32
,
9-6
error enabling registers,
3-30
,
9-6
error status registers,
3-34
,
7-25
external configuration registers,
3-67
memory bank enable register,
3-40
,
6-10
memory boundary registers,
3-36
–
3-40
,
6-10
memory control configuration registers,
3-42
,
6-2
memory interface configuration registers,
3-36
memory page mode register,
3-41
modified memory status register,
3-66
PCI command register,
3-23
,
7-16
PCI status register,
3-24
,
7-16
power management registers,
3-26
–
3-28
,
A-1
processor interface configuration registers,
3-51
register access,
3-15
–
3-18
reserved
bits,
3-15
summary of registers, list,
3-19
configuration signals,
2-43
configuration space
MPC106 configuration space,
3-21
PCI addressing,
7-7
PCI configuration
configuration cycles
CONFIG_ADDR register,
3-8
,
3-15
,
7-17
CONFIG_DATA register,
3-8
,
3-15
,
7-18
configuration space header,
7-15
type 0 and 1 accesses,
7-16
configuration header summary,
3-22
,
7-16
Conventions,
xxviii
CS
n
(SDRAM command select) signals,
2-28
D
Data bus, 60x
address tenure timing configuration,
4-19
arbitration signals,
4-7
bus arbitration,
4-18
bus transaction errors,
4-20
,
9-6
data
tenure
bus protocol overview,
4-6
operations,
4-18
data transfer,
4-14
,
4-19
shared data bus,
8-2
termination by TEA,
4-19
,
9-10
Data transfers, 60x
alignment,
4-14
burst ordering,
4-14
normal termination,
4-19
DBGL2 (external L2 data bus grant) signal,
2-24
,
5-43
DBGLB (data bus grant local bus slave) signal,
2-
12
,
4-21
DBG
n
(data bus grant) signals,
2-12
,
2-26
,
3-1
,
4-7
DCS (data RAM chip select) signal,
2-21
,
5-3
–
5-6
Device drivers
modifying for power management,
A-8
posted writes,
8-5
DEVSEL (device select) signal,
2-35
,
7-7
DH
n
/DL
n
(data bus) signals,
2-13
,
6-7
Direct-store access,
4-20
DIRTY_IN signal,
2-21
,
5-10
DIRTY_OUT signal,
2-22
,
5-10
Disconnect
,
7-2
,
7-12
,
8-4
DOE (data RAM output enable) signal,
2-22
,
3-62
,
5-
26
Doze mode,
1-6
,
6-28
,
A-3
DQM
n
(SDRAM data qualifier) signals,
2-29
DRAM/EDO interface
burst wrap,
6-19
CAS
n
for byte lane selection,
6-9
DRAM system with parity, 16 Mbyte,
6-8
ECC single-bit error description,
6-22
interface operation,
6-7
interface timing,
6-12
latency,
6-19
memory configurations supported,
6-9
organizations supported,
6-8
page mode retention,
6-20
parity support,
6-21
,
6-55
power-on initialization,
6-10
programmable parameters,
3-36
,
6-10
refresh,
6-26
RMW parity,
6-21
,
6-55
SDRAM page mode retention,
6-43
suggested DRAM timing configurations,
6-13
timing parameters,
6-13
use in MPC106,
6-1
see also
Memory interface
DWE
n
(data RAM write enable) signals,
2-22
,
5-3
E
ECC single-bit error
additional errors,
6-22
description,
6-22
registers,
3-29
,
9-7
Emulation mode
address map overview,
3-11
emulation support,
7-27
ESCR1/ESCR2 registers,
3-1
,
3-64
,
7-27
L2 cache and vector relocation,
5-12
ErrDR1/ErrDR2 (error detection) registers,
3-32
,
7-
25
,
9-6
ErrEnR1/ErrEnR2 (error enabling) registers,
3-30
,
9-6
Errors
error detection registers,
3-32
,
7-25
,
9-6
error enabling registers,
3-30
,
9-6
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PDF描述
MPC107 32-Bit Microprocessor(32位微處理器)
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MPC509 Highly Integrated, Low-Power, 32-Bit Microcontroller
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MPC5200CBV266 MPC5200 Hardware Specifications
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MPC106ARX66DE 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:PCI Bridge/Memory Controller
MPC106ARX66DG 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:PCI Bridge/Memory Controller
MPC106ARX66TE 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:PCI Bridge/Memory Controller
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