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參數(shù)資料
| 型號： | MPC106 |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁數(shù)： | 241/398頁 |
| 文件大小： | 1112K |
| 代理商： | MPC106 |
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MOTOROLA
Chapter 6. Memory Interface
6-21
6.3.8 DRAM/EDO Parity and RMW Parity
When configured for DRAM or EDO, the MPC106 supports two forms of parity checking
and generation—normal parity and read-modify-write (RMW) parity. Normal parity
assumes that each of the eight parity bits is controlled by a separate CAS signal. Thus, for
a single-beat write from PCI to system memory, the MPC106 generates a parity bit for each
byte written to memory.
RMW parity assumes that all eight parity bits are controlled by a single CAS signal and
therefore must be written as a single 8-bit quantity (that is, a byte). Therefore, for any write
operation to system memory that is less than a double word, the MPC106 must latch the
write data, read an entire 64-bit double word from memory, check the parity of the double
word read from memory, merge the write data with the double word read from memory,
regenerate parity for the new double word, and finally write the new double word back to
memory.
The MPC106 checks parity on all memory reads, provided parity checking is enabled
(PCKEN = 1). The MPC106 generates parity for the following operations:
PCI to memory write operations
L1 and L2 copy-back operations
L2 cast-out operations
60x single-beat write operations with RMW parity enabled (RMW_PAR = 1)
The 60x processor is expected to generate parity for all other 60x to memory write
operations as the data goes directly to memory and does not pass through the MPC106.
6.3.8.1 RMW Parity Latency Considerations
When RMW parity is enabled, the time required to read, modify, and write increases
latency for some transactions.
For 60x processor single-beat writes to system memory, the MPC106 latches the data,
performs a double-word read from system memory (checking parity), and then merges the
write data from the processor with the data read from memory. The MPC106 then generates
new parity bits for the merged double word and writes the data and parity to memory. The
read-modify-write process adds six clock cycles to a single-beat write operation. If page
mode retention is enabled (PGMAX
≠
0), then the MPC106 will keep the memory in page
mode for the read-modify-write sequence. Figure 6-13 shows DRAM/EDO timing for a
60x single-beat write operation with RMW parity enabled.
For PCI writes to system memory with RMW parity enabled, the MPC106 latches the data
in the internal PCI-to-system-memory-write buffer (PCMWB). If the PCI master writes
complete double words to system memory, the MPC106 generates the parity bits when the
PCMWB is flushed to memory. However, if the PCI master writes 32-, 16-, or 8-bit data
that cannot be gathered into a complete double word in the PCMWB, a read-modify-write
operation is required. The MPC106 performs a double-word read from system memory
(checking parity), and then merges the write data from the PCI master with the data read
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