參數(shù)資料
型號(hào)： MPC106
廠商： Motorola, Inc.
英文描述： 32-Bit Microprocessor(32位微處理器)
中文描述： 32位微處理器（32位微處理器）
文件頁(yè)數(shù)： 240/398頁(yè)
文件大?。?/td> 1112K
代理商： MPC106
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6-20
MPC106 PCIB/MC User's Manual
MOTOROLA
Table 6-7 summarizes the estimated EDO latency (in processor cycles) for a burst read
operation. The first number is the number of processor clock cycles from the assertion of
TS by the 60x processor to the time the first data is returned; the next three numbers are the
number of clock cycles for the subsequent three data beats. The latency calculations assume
ECC has been disabled, RAS has been precharged, the MPC106 is idle, and the 60x
processor and the MPC106 are operating at the same frequency.
6.3.7 DRAM/EDO Page Mode Retention
Under certain conditions, the MPC106 retains the currently active DRAM/EDO page by
holding RAS asserted for pipelined burst accesses. These conditions are:
A pending transaction (read or write) hits the currently active DRAM/EDO page.
There are no pending refreshes.
The maximum RAS assertion interval (controlled by PGMAX) has not been
exceeded.
Page mode can dramatically reduce access latencies for page hits. Depending on the
memory system design and timing parameters, using page mode can save three to four
clock cycles from subsequent burst accesses that hit in an active page. Page mode is
disabled by clearing the PGMAX parameter (that is, PGMAX = 0x00).
Table 6-6. Estimated DRAM Latency
DRAM
Access
Time
System
Timing
Processor Bus Frequency
25 MHz
33 MHz
50 MHz
66MHz
60 ns
Aggressive
(lightly loaded)
5-2-2-2
5-2-2-2
6-3-3-3
7-3-3-3
Conservative
(heavily loaded)
6-2-2-2
6-2-2-2
7-3-3-3
8-4-4-4
70 ns
Aggressive
(lightly loaded)
5-2-2-2
5-3-3-3
7-3-3-3
8-4-4-4
Conservative
(heavily loaded)
6-2-2-2
6-3-3-3
8-3-3-3
9-4-4-4
Table 6-7. Estimated EDO Latency
EDO
Access
Time
System
Timing
Processor Bus Frequency
25 MHz
33 MHz
50 MHz
66MHz
60 ns
Aggressive
(lightly loaded)
5-2-2-2
5-2-2-2
6-2-2-2
7-2-2-2
Conservative
(heavily loaded)
6-2-2-2
6-2-2-2
7-2-2-2
8-3-3-3
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