參數(shù)資料
型號： MPC106
廠商： Motorola, Inc.
英文描述： 32-Bit Microprocessor(32位微處理器)
中文描述： 32位微處理器（32位微處理器）
文件頁數(shù)： 390/398頁
文件大小： 1112K
代理商： MPC106
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Index-4
MPC106 PCIB/MC User's Manual
MOTOROLA
INDEX
error handling
overview,
9-1
registers,
3-29
,
7-25
,
9-3
–
9-4
error reporting
60x processor interface,
9-6
address/data error,
7-13
,
9-8
error detection registers,
3-32
,
7-25
,
9-6
errors within a
nibble
,
6-22
,
9-8
Flash write error,
9-6
illegal L2 copy-back error,
9-6
L2 cache read data parity error,
9-7
master-abort transaction termination,
7-11
,
9-9
nonmaskable interrupt,
2-41
,
9-10
PCI bus,
7-25
,
9-5
PERR and SERR signals,
7-26
,
9-5
system memory errors,
6-1
,
9-7
TEA and MCP signals,
2-14
,
2-16
,
4-19
,
9-1
unsupported bus transaction error,
4-20
,
9-6
error status registers,
3-34
,
7-25
,
9-6
interrupt and error signals,
2-14
,
2-40
,
9-3
overflow
condition,
3-30
,
9-8
ESCR1/ESCR2 (emulation support configuration)
registers,
3-1
,
3-64
,
7-27
Exceptions
bus errors,
9-4
interrupt and error signals,
2-40
,
9-3
interrupt latencies,
9-10
interrupt priorities,
9-2
system reset interrupt,
9-3
Exclusive access, PCI,
7-23
External configuration registers,
3-67
F
FLSHREQ (flush request) signal,
2-39
,
7-27
FNR (ROM bank 0 data path width) signal,
2-44
FOE (flash output enable) signal,
2-29
,
6-67
FRAME signal,
2-35
,
7-3
Full-on mode,
1-6
,
6-28
,
A-3
G
GBL (global) signal,
2-14
GNT (PCI bus grant) signal,
2-35
,
7-3
H
HIT signal,
2-22
,
2-25
,
5-10
HRST (hard reset) signal,
2-40
,
9-3
,
A-2
I
IEEE 1149.1 specifications
signals,
2-42
,
C-2
specification compliance,
C-2
Implementation
of the PowerPC architecture,
1-4
Initialization
DRAM power-on initialization,
6-10
initialization code example,
D-1
SDRAM power-on initialization,
6-45
Interface
60x processor interface
60x local bus slave timing,
4-21
address
retry
,
2-10
,
4-8
address tenure operations,
4-8
alternate
bus master
,
4-1
burst ordering and data transfers,
4-14
bus accesses,
4-6
bus configuration,
4-1
bus error signals,
9-3
bus error status register,
3-29
,
3-34
,
3-41
,
9-6
bus interface support,
4-1
bus interface unit (BIU),
B-1
bus protocol,
4-6
bus request monitoring, power management,
A-7
byte ordering, 60x bus,
B-1
configuration registers,
3-51
,
4-5
configuring power management,
3-26
data tenure operations,
4-18
error detection,
9-6
multiprocessor configuration,
4-3
overview,
1-4
,
4-1
PCI buffers,
8-3
PCI bus operations,
4-12
signals,
2-8
single-processor configuration,
4-1
slave
support,
4-21
system memory buffer,
8-2
unsupported bus transactions error,
4-20
,
9-6
JTAG interface
block diagram,
C-1
description,
C-1
registers,
C-2
signals,
2-42
,
C-2
see also
JTAG interface
L2 interface
60x address bus,
5-9
cache
configurations,
5-2
cache control parameters,
5-23
,
5-43
cache flush
,
3-58
,
3-69
cache initialization parameters,
5-24
cache line
status,
2-22
,
5-10
cache operation,
5-43
cache tag lookup,
2-21
,
5-10
cast-outs
,
5-11
CF_L2_HIT_DELAY timing configuration,
3-
61
,
4-5
,
4-21
,
5-26
configuration registers,
3-56
copy-back operation
,
5-10
data RAM write enable
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