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參數(shù)資料
| 型號： | MPC106 |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁數(shù)： | 312/398頁 |
| 文件大?。?/td> | 1112K |
| 代理商： | MPC106 |
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7-24
MPC106 PCIB/MC User's Manual
MOTOROLA
The locked operation is not established on the PCI bus until the first data transfer (IRDY
and TRDY asserted) completes. Once the lock is established, the master may retain
ownership of the LOCK signal and the target may remain locked beyond the end of the
current transaction. The master holds LOCK asserted until either the locked operation
completes or until an error (master-abort or target-abort) causes an early termination. A
target remains in the locked state until both FRAME and LOCK are negated. If the target
retries the first transaction without a data phase completing, the master should not only
terminate the transaction but should also release LOCK.
7.5.2 Continuing an Exclusive Access
When the LOCK owner is granted access to the bus for another exclusive access to the
previously-locked target, it negates the LOCK signal during the address phase to reestablish
the lock. The locked target accepts the transaction and claims the transaction. The master
asserts LOCK in the clock cycle following the address phase. If the master plans to continue
the locked operation, it continues to assert LOCK.
7.5.3 Completing an Exclusive Access
When a master is ready to complete an exclusive access, it should negate LOCK when
IRDY is negated following the completion of the last data phase of the locked operation.
This is to insure that the target is released prior to any other operation, and to insure that the
resource is no longer blocked.
7.5.4 Attempting to Access a Locked Target
If LOCK is asserted during the address phase to a locked target, the locked target signals a
retry, terminating the transaction without transferring any data. (The lock master always
negates LOCK during the address phase of a transaction to a locked target.) Nonlocked
targets ignore the LOCK signal when decoding the address. This allows other PCI agents
to initiate and respond to transactions while maintaining exclusive access to the locked
target.
7.5.5 Exclusive Access and the MPC106
As a master, the MPC106 does not generate locked operations. As a target, the MPC106
responds to locked operations by guaranteeing complete access exclusion to system
memory from the point-of-view of the PCI bus. From the point of view of the 60x bus, only
the cache line (32 bytes) of the transaction is locked.
If a master on the PCI bus asserts LOCK for a read transaction to system memory, the
MPC106 completes the snoop transactions for any previous PCI-to-system-memory write
operations and performs a snoop transaction for the locked read operation on the 60x bus.
Subsequent 60x processor accesses to system memory, when LOCK is asserted, are
permitted with the exception that if a 60x processor attempts to access addresses within the
locked cache line, the MPC106 will retry the processor until the locked operation is
completed. If a locked operation covers more than one cache line (32 bytes), only the most
相關PDF資料 |
PDF描述 |
|---|---|
| MPC107 | 32-Bit Microprocessor(32位微處理器) |
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參數(shù)描述 |
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| MPC106ARX66DE | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:PCI Bridge/Memory Controller |
| MPC106ARX66DG | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:PCI Bridge/Memory Controller |
| MPC106ARX66TE | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:PCI Bridge/Memory Controller |
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