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參數(shù)資料
| 型號(hào)： | MPC106 |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁數(shù)： | 47/398頁 |
| 文件大?。?/td> | 1112K |
| 代理商： | MPC106 |
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MOTOROLA
Chapter 2. Signal Descriptions
2-9
2.2.2.1.1 Address Bus (A[0–31])—Output
Following are the state meaning and timing comments for A[0–31] as output signals.
State Meaning
Asserted/Negated—Specifies the physical address for 60x bus
snooping.
Timing Comments
Assertion/Negation—Driven valid in the same clock cycle as the
assertion of TS. Once driven, these signals remain valid for the entire
address tenure.
High-impedance—Occurs one clock cycle after the assertion of
AACK.
2.2.2.1.2 Address Bus (A[0–31])—Input
Following are the state meaning and timing comments for A[0–31] as input signals.
State Meaning
Asserted/Negated—Specifies the physical address of the bus
transaction. For burst reads, the address is aligned to the critical
double-word address that missed in the instruction or data cache. For
burst writes, the address is aligned to the double-word address of the
cache line being pushed from the data cache.
Timing Comments
Assertion/Negation—Must occur in the same clock cycle as the
assertion of TS. Once driven, these signals must remain stable for the
entire address tenure.
High-impedance—Occurs one clock cycle after the assertion of
AACK.
2.2.2.2 Address Acknowledge (AACK)
The address acknowledge (AACK) signal is an input and output signal on the MPC106.
2.2.2.2.1 Address Acknowledge (AACK)—Output
Following are the state meaning and timing comments for AACK as an output signal.
State Meaning
Asserted—Indicates that the address tenure of a transaction is
terminated. On the clock cycle following the assertion of AACK, the
bus master releases the address-tenure-related signals to the high-
impedance state and samples ARTRY.
Negated—Indicates that the address tenure must remain active, and
all address-tenure-related signals must remain valid.
Timing Comments
Assertion—Occurs a programmable number of clock cycles after TS
and whenever ARTRY conditions are resolved. For pipelined
transactions, AACK is asserted in the same clock cycle or after the
last TA of the previous data tenure. When using the internal L2
controller, the assertion of AACK is delayed to hold the address valid
for the tag update.
Negation—Occurs one clock cycle after assertion.
High-impedance—Occurs one clock cycle after negation.
相關(guān)PDF資料 |
PDF描述 |
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