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參數(shù)資料
| 型號(hào)： | MPC106 |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁數(shù)： | 7/398頁 |
| 文件大?。?/td> | 1112K |
| 代理商： | MPC106 |
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MOTOROLA
Contents
v
CONTENTS
Paragraph
Number
Title
Page
Number
2.2.3.1.8
2.2.3.1.9
2.2.3.1.10
2.2.3.1.11
2.2.3.1.12
2.2.3.1.13
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2.2.3.2
2.2.3.2.1
2.2.3.2.2
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2.2.3.3
2.2.3.3.1
2.2.3.3.2
2.2.3.3.3
2.2.4
2.2.4.1
2.2.4.2
2.2.4.3
2.2.4.4
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2.2.4.6
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2.2.4.8
2.2.4.9
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2.2.4.12
2.2.4.12.1
2.2.4.12.2
2.2.4.13
2.2.4.14
2.2.4.15
2.2.4.16
2.2.4.17
2.2.4.18
2.2.4.19
2.2.4.20
2.2.4.21
2.2.4.22
2.2.5
2.2.5.1
Dirty Out (DIRTY_OUT)—Output.......................................................2-22
Data RAM Output Enable (DOE)—Output ..........................................2-22
Data RAM Write Enable (DWE[0–2])—Output...................................2-22
Hit (HIT)—Input ...................................................................................2-22
Tag Output Enable (TOE)—Output......................................................2-23
Tag Valid (TV)—Output.......................................................................2-23
Tag Write Enable (TWE)—Output .......................................................2-23
External L2 Controller Signals..................................................................2-24
External L2 Bus Grant (BGL2)—Output..............................................2-24
External L2 Bus Request (BRL2)—Input.............................................2-24
External L2 Data Bus Grant (DBGL2)—Output...................................2-24
Hit (HIT)—Input ...................................................................................2-25
Multiple Processor Interface Signals.........................................................2-25
Bus Grant 1–3 (BG[1–3])—Output.......................................................2-25
Bus Request 1–3 (BR[1–3])—Input......................................................2-26
Data Bus Grant 1–3 (DBG[1–3])—Output............................................2-26
Memory Interface Signals..............................................................................2-26
ROM Address 0 (AR0)—Output...............................................................2-27
ROM Address 1–8 (AR[1–8])—Output....................................................2-27
ROM Address 9–20 (AR[9–20])—Output................................................2-27
Buffer Control (BCTL[0–1])—Output......................................................2-27
Column Address Strobe (CAS[0–7])—Output..........................................2-28
SDRAM Clock Enable (CKE)—Output....................................................2-28
SDRAM Command Select (CS[0–7])—Output ........................................2-28
SDRAM Data Qualifier (DQM[0–7])—Output ........................................2-29
Flash Output Enable (FOE)—Output........................................................2-29
Memory Address (MA[0–12])—Output....................................................2-29
Memory Data Latch Enable (MDLE)—Output.........................................2-29
Data Parity/ECC (PAR[0–7])....................................................................2-30
Data Parity (PAR[0–7])—Output..........................................................2-30
Data Parity (PAR[0–7])—Input.............................................................2-30
Parity Path Read Enable (PPEN)—Output................................................2-30
Row Address Strobe (RAS[0–7])—Output...............................................2-31
ROM Bank 0 Select (RCS0)—Output.......................................................2-31
ROM Bank 1 Select (RCS1)—Output.......................................................2-31
Real Time Clock (RTC)—Input................................................................2-31
SDRAM Internal Bank Select (SDBA0)—Output....................................2-32
SDRAM Column Address Strobe (SDCAS)—Output..............................2-32
SDRAM Address (SDMA[1–11])—Output..............................................2-32
SDRAM Row Address Strobe (SDRAS)—Output ...................................2-32
Write Enable (WE)—Output.....................................................................2-33
PCI Interface Signals.....................................................................................2-33
PCI Address/Data Bus (AD[31–0])...........................................................2-33
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| MPC107 | 32-Bit Microprocessor(32位微處理器) |
| MPC505 | Highly Integrated, Low-Power, 32-Bit Microcontroller |
| MPC509 | Highly Integrated, Low-Power, 32-Bit Microcontroller |
| MPC5200BV400 | MPC5200 Hardware Specifications |
| MPC5200CBV266 | MPC5200 Hardware Specifications |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| MPC106ARX66CE | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:PCI Bridge/Memory Controller |
| MPC106ARX66CG | 制造商:Freescale Semiconductor 功能描述: 制造商:Motorola Inc 功能描述: |
| MPC106ARX66DE | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:PCI Bridge/Memory Controller |
| MPC106ARX66DG | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:PCI Bridge/Memory Controller |
| MPC106ARX66TE | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:PCI Bridge/Memory Controller |
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