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參數(shù)資料
| 型號(hào)： | MPC106 |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁數(shù)： | 174/398頁 |
| 文件大小： | 1112K |
| 代理商： | MPC106 |
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MOTOROLA
Chapter 4. Processor Bus Interface
4-21
4.4.5 60x Local Bus Slave Support
The MPC106 provides support for a local bus slave that can handle 60x transactions by
generating its own TA responses. Following the assertion of the local bus claim
(LBCLAIM) signal, the MPC106 will assert AACK for local bus slave address tenures. The
local bus slave should monitor the ARTRY and TEA signals, and abort the associated data
tenure if required, but should never assert ARTRY. In addition, the local bus slave should
only respond to bus transactions originated by processors, and not respond to L2 cache
cast-out operations, or L1 snoop transactions. System designers should ensure that the local
bus slave does not respond to any bus transaction by the MPC106’s internal L2 controller,
or an external L2 cache controller, as the L2 controllers have no logic to sense the assertion
of the LBCLAIM signal by the local bus slave.
The local bus slave can claim any address in the 4-Gbyte address space. To prevent conflicts
with the L2 cache, the local bus slave should use an address range that is not cacheable in
the L2. When configured to use the MPC106’s integrated L2 cache controller, caching-
inhibited accesses and accesses in the PCI address space (0x8000_0000 through
0xFEFF_FFFF, 0xFF00_0000 through 0xFFFF_FFFF when configured for ROM access on
PCI, and 0xA_0000 through 0xB_FFFF if the compatibility hole range is enabled) are not
cached. If the local bus slave’s address range is in the PCI memory space, the data from the
local bus slave may be cached in the L1 cache, but data from the PCI memory space will
not be cached (or coherency maintained) by the MPC106’s internal L2 cache controller.
4.4.5.1 60x Local Bus Slave Timing
The MPC106’s response to a local bus slave is controlled through the configuration of the
PICR1[CF_LBA_EN] bit. If the PICR1[CF_LBA_EN] bit is cleared, the MPC106 ignores
the LBCLAIM signal. If the PICR1[CF_LBA_EN] bit is set, the MPC106 samples the
LBCLAIM signal when the wait-state value set in PICR2[CF_L2_HIT_DELAY] expires,
and if LBCLAIM is asserted, drives DBGLB, and thereby allows the local bus slave to drive
the TA signal. The local bus slave can drive TA the clock after the assertion of LBCLAIM,
but not earlier, thereby providing a fastest local bus slave access of 3-1-1-1 bus cycles. A
local bus slave should not assert TA before the ARTRY window when the system is
configured for no-DRTRY mode operation, and should not assert TA more than one clock
before the ARTRY window when operating in DRTRY mode.
The MPC106 will not assert ARTRY for any bus operation claimed by the local bus slave.
External L2 cache controllers should not assert ARTRY for any local bus slave operation,
as data from the local bus slave should be treated as noncacheable. If the MPC106 is
configured for multiprocessor operation, another processor can assert ARTRY to retry the
bus operation in the clock cycle after PICR2[CF_SNOOP_WS] expires.
Note that the local bus slave should only drive the TA signal when a data tenure is in
progress. The local bus slave is responsible for precharging the TA signal following
negation by driving TA high for one half clock cycle prior to entering a high-impedance
state following the last TA assertion. If the system is running in fast-L2 mode, DBGLB may
be asserted at the same time as the last assertion of TA in an L2 cache operation. If the
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