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參數(shù)資料
| 型號(hào)： | MPC106 |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁數(shù)： | 183/398頁 |
| 文件大小： | 1112K |
| 代理商： | MPC106 |
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MOTOROLA
Chapter 5. Secondary Cache Interface
5-7
connected directly to the asynchronous SRAMs. Therefore, the MPC106 must be set to no
partial update write timing (CF_WMODE = 0b00) when using asynchronous SRAMs.
5.1.6 Two-Bank Support
For cache sizes of 512 Kbytes and 1 Mbyte, the MPC106 supports operations using two
banks of L2 data RAMs. Note that the MPC106 only supports two banks for caches using
synchronous burst SRAMs or pipelined burst SRAMs (ADSC only). Two-bank operation
is not supported for asynchronous SRAMs or pipelined burst SRAMs that use ADSP.
When configured for two banks (CF_TWO_BANKS = 1), the MPC106 uses bank detection
logic to add turnaround cycles when switching between the L2 banks. For 512-Kbyte, two-
bank caches, A13 is used to select the appropriate bank; for 1-Mbyte, two-bank caches, A12
is used to select the appropriate bank.
A typical 512-Kbyte, two-bank L2 cache implementation using synchronous burst SRAMs
is shown in Figure 5-5. A 1-Mbyte, two-bank L2 cache implementation using pipelined
burst SRAMs is shown in Figure 5-6.
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