參數(shù)資料
型號(hào)： MPC106
廠商： Motorola, Inc.
英文描述： 32-Bit Microprocessor(32位微處理器)
中文描述： 32位微處理器（32位微處理器）
文件頁(yè)數(shù)： 301/398頁(yè)
文件大?。?/td> 1112K
代理商： MPC106
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MOTOROLA
Chapter 7. PCI Bus Interface
7-13
As a target, the MPC106 terminates a transaction with a target disconnect due to the
following:
It is unable to respond within eight PCI clocks (not including the first data phase).
A cache line (32 bytes) of data was transferred. (See the discussion of cache wrap
mode in Section 7.3.3.1, “Memory Space Addressing,” for more information.)
The last four bytes of a cache line was transferred in linear-incrementing address
mode. (See the discussion of linear-incrementing mode in Section 7.3.3.1, “Memory
Space Addressing,” for more information.)
If AD[1–0] = 0b01 or AD[1–0] = 0b11 during the address phase of a system
memory access. (See Section 7.3.3.1, “Memory Space Addressing,” for more
information.)
As a target, the MPC106 responds to a transaction with a retry due to the following:
A 60x bus copy-back operation is in progress.
A PCI write to system memory was attempted when the internal PCI-to-system-
memory-write buffers (PCMWBs) are full.
A nonexclusive access was attempted to system memory while the MPC106 is
locked.
A configuration write to a PCI device is underway and
PICR2[NO_SERIAL_CFG] = 0.
An access to one of the MPC106 internal configuration registers is underway.
The 32-clock latency timer has expired and the first data phase was not begun.
As a target, the MPC106 responds with a target-abort if a PCI master attempts to write to
the ROM/Flash ROM space in address map B. On PCI writes to system memory, if an
address parity error or data parity error occurs, the MPC106 aborts the transaction
internally, but continues the transaction on the PCI bus.
Figure 7-5 shows several target-initiated terminations. The three disconnect terminations
are unique in the data transferred at the end of the transaction. For disconnect A, the master
is negating IRDY when the target asserts STOP and data is transferred only at the end of
the current data phase. For disconnect B, the target negates TRDY one clock after it asserts
STOP, indicating that the target can accept the current data, but no more data can be
transferred. For the disconnect without data, the target asserts STOP when TRDY is
negated indicating that the target cannot accept any more data.
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