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您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄369923 > MPC106 (Motorola, Inc.) 32-Bit Microprocessor(32位微處理器) PDF資料下載

參數(shù)資料

型號：	MPC106
廠商：	Motorola, Inc.
英文描述：	32-Bit Microprocessor(32位微處理器)
中文描述：	32位微處理器（32位微處理器）
文件頁數(shù)：	169/398頁
文件大?。?/td>	1112K
代理商：	MPC106

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4-16

MPC106 PCIB/MC User's Manual

MOTOROLA

4.3.3 Address Transfer Termination

Address transfer termination occurs with the assertion of the address acknowledge (AACK)

signal. A snoop response is indicated by the assertion of the ARTRY signal until one clock

after AACK; the bus clock cycle after AACK is referred to as the ARTRY window. The

MPC106 controls assertion of AACK unless the cycle is claimed by the external L2 cache

controller (as indicated by the assertion of the HIT signal by the L2 cache controller).

Following assertion of HIT, the L2 cache controller is responsible for assertion of AACK.

When AACK is asserted by the L2 cache controller, it should be asserted for one clock

cycle, and then negated for one clock cycle prior to entering a high-impedance state. The

MPC106 holds the AACK signal in a high-impedance state until assertion of AACK by the

MPC106 is required for the termination of the address cycle. For address bus transactions

initiated by a processor, the snoop response originates from either the MPC106 or an

alternate bus master (the other processors or an external L2 cache controller). For

transactions initiated by the MPC106, the snoop response originates from an alternate bus

master.

Table 4-6. Misaligned Data Transfers (4-Byte Examples)

Transfer Size

(Four Bytes)

TSIZ[0–2]

A[29–31]

Data Bus Byte Lanes

0

1

2

3

4

5

6

7

Aligned

1 0 0

0 0 0

A

A

A

A

—

—

—

—

Misaligned—first access

second access

0 1 1

0 0 1

—

A

A

A

—

—

—

—

0 0 1

1 0 0

—

—

—

—

A

—

—

—

Misaligned—first access

second access

0 1 0

0 1 0

—

—

A

A

—

—

—

—

0 1 1

1 0 0

—

—

—

—

A

A

—

—

Misaligned—first access

second access

0 0 1

0 1 1

—

—

—

A

—

—

—

—

0 1 1

1 0 0

—

—

—

—

A

A

A

—

Aligned

1 0 0

1 0 0

—

—

—

—

A

A

A

A

Misaligned—first access

second access

0 1 1

1 0 1

—

—

—

—

—

A

A

A

0 0 1

0 0 0

A

—

—

—

—

—

—

—

Misaligned—first access

second access

0 1 0

1 1 0

—

—

—

—

—

—

A

A

0 1 0

0 0 0

A

A

—

—

—

—

—

—

Misaligned—first access

second access

0 0 1

1 1 1

—

—

—

—

—

—

—

A

0 1 1

0 0 0

A

A

A

—

—

—

—

—

Notes

:

A:

—

:

Byte lane not used

Byte lane used

相關(guān)PDF資料	PDF描述
MPC107	32-Bit Microprocessor(32位微處理器)
MPC505	Highly Integrated, Low-Power, 32-Bit Microcontroller
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