參數(shù)資料
型號(hào)： MPC106
廠商： Motorola, Inc.
英文描述： 32-Bit Microprocessor(32位微處理器)
中文描述： 32位微處理器（32位微處理器）
文件頁(yè)數(shù)： 48/398頁(yè)
文件大?。?/td> 1112K
代理商： MPC106
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2-10
MPC106 PCIB/MC User's Manual
MOTOROLA
2.2.2.2.2 Address Acknowledge (AACK)—Input
Following are the state meaning and timing comments for AACK as an input signal.
State Meaning
Asserted—Indicates that the externally-controlled L2 cache is
terminating the address tenure. On the cycle following the assertion
of AACK, the bus master releases the address tenure related signals
to the high-impedance state and samples ARTRY.
Negated—Indicates that the address tenure must remain active, and
all address-tenure–related signals must remain valid.
Timing Comments
Assertion—Occurs anytime after the assertion of TS when ARTRY
is valid (or expected to be valid in the next clock cycle). For pipelined
transactions, the assertion of AACK should not occur before the last
TA of the previous data tenure.
Negation—Occurs one clock cycle after assertion.
High-impedance—Occurs one clock cycle after negation.
2.2.2.3 Address Retry (ARTRY)
The address retry (ARTRY) signal is both an input and output signal on the MPC106.
2.2.2.3.1 Address Retry (ARTRY)—Output
Following are the state meaning and timing comments for ARTRY as an output signal.
State Meaning
Asserted—Indicates that the initiating 60x bus master must retry the
current address tenure.
Negated/High-impedance—Indicates that the MPC106 does not
require the address tenure to be retried.
Timing Comments
Assertion—For processor to system memory accesses, occurs two
clock cycles after TS. For processor to PCI accesses, the MPC106
withholds ARTRY and AACK until the ARTRY condition for the
PCI access is resolved. See Section 4.3.3.1, “MPC106 Snoop
Response,” for more information. Once asserted, occurs one clock
after the assertion of AACK.
Negation/High-impedance—ARTRY is released to high-impedance
for the first half of the second clock cycle after the assertion of
AACK, then it is negated for one clock, and then it is released to
high-impedance.
2.2.2.3.2 Address Retry (ARTRY)—Input
Following are the state meaning and timing comments for ARTRY as an input signal.
State Meaning
Asserted—During a snoop operation, indicates that the 60x either
requires the current address tenure to be retried due to a pipeline
collision or needs to perform a snoop copy-back operation.
During normal 60x bus cycles in a multiprocessor system, indicates
that the other 60x requires the address tenure to be retried.
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