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參數(shù)資料
| 型號： | MPC106 |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁數(shù)： | 289/398頁 |
| 文件大?。?/td> | 1112K |
| 代理商： | MPC106 |
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MOTOROLA
Chapter 7. PCI Bus Interface
7-1
Chapter 7
PCI Bus Interface
70
70
One of the primary functions of the MPC106 is to serve as a bridge between the 60x
processor bus (the host bus) and the PCI bus. The MPC106’s PCI interface complies with
the
PCI Local Bus Specification
, Revision 2.1 and follows the guidelines in the
PCI System
Design Guide
, Revision 1.0, for host bridge architecture.
It is well beyond the scope of this manual to document the intricacies of the PCI bus. This
chapter provides a rudimentary description of PCI bus operations. The specific emphasis is
directed at how the MPC106 implements the PCI bus. It is strongly advised that anyone
designing a system incorporating PCI devices should refer to the
PCI Local Bus
Specification
, Revision 2.1 and the
PCI System Design Guide
, Revision 1.0, for a thorough
description of the PCI local bus.
NOTE
Much of the available PCI literature refers to a 16-bit quantity
as a word and a 32-bit quantity as a double word. Since this is
inconsistent with the terminology in this manual, the terms
‘word’ and ‘double word’ are not used in this chapter. Instead,
the number of bits or bytes indicates the exact quantity.
7.1 PCI Interface Overview
The PCI interface connects the processor and memory buses to the PCI bus, to which I/O
components are connected. The PCI bus uses a 32-bit multiplexed, address/data bus, plus
various control and error signals. The PCI interface supports address and data parity with
error checking and reporting.
The PCI interface of the MPC106 functions as both a master (initiator) and target device.
Internally, the PCI interface of the MPC106 is controlled by two state machines (one for
master and one for target) running independently of each other. This allows the MPC106 to
run two separate transactions simultaneously. For example, if the MPC106, as a master, is
trying to run a burst-write to a PCI device, it may get disconnected before finishing the
transaction. If another PCI device is granted the PCI bus and requests a burst-read from
system memory, the MPC106, as a target, can accept the burst-read transfer. When the
MPC106 is granted mastership of the PCI bus, the burst-write transaction continues.
相關PDF資料 |
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