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參數(shù)資料
| 型號： | MPC106 |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁數(shù)： | 137/398頁 |
| 文件大小： | 1112K |
| 代理商： | MPC106 |
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3-54
MPC106 PCIB/MC User's Manual
MOTOROLA
13
CF_LBA_EN
0
Local bus slave access enable. This bit controls whether the
MPC106 responds to the LBCLAIM signal (and therefore local bus
slave accesses). When this bit is cleared, the MPC106 ignores the
LBCLAIM signal. See Section 4.4.5, “60x Local Bus Slave Support,”
for more information.
0
Local bus slave access is disabled.
1
Local bus slave access is enabled.
12
FLASH_WR_EN
0
Flash write enable. This bit controls whether the MPC106 allows
write operations to Flash ROM.
0
Flash write is disabled.
1
Flash write is enabled.
11
MCP_EN
0
Machine check enable. This bit controls whether the MPC106
asserts MCP upon detecting an error. See Chapter 9, “Error
Handling,” for more information.
0
Machine check is disabled
1
Machine check is enabled
10
TEA_EN
0
Transfer error enable. This bit controls whether the MPC106 asserts
TEA upon detecting an error. See Chapter 9, “Error Handling,” for
more information.
0
Transfer error is disabled
1
Transfer error is enabled
9
CF_DPARK
0
Data bus park. This bit indicates whether the 60x processor is
parked on the data bus.
0
60x processor is not parked on the data bus.
1
60x processor is parked on the data bus.
8
CF_EXTERNAL_L2
0
External L2 cache enable. This bit, in conjunction with CF_L2_MP,
indicate the processor and L2 configuration of the system. See
Table 3-36 for the specific bit encodings. See Section 5.6.2,
“External L2 Cache Controller Interface Parameters,” for more
information.
0
External L2 disabled.
1
External L2 enabled.
7
NO_PORT_REGS
0
When configured for address map A, this bit indicates the presence
or absence of the external configuration registers. See
Section 3.2.10, “External Configuration Registers,” for more
information.
0
The system implements the external configuration registers.
The MPC106 treats accesses to the external registers as PCI
I/O cycles.
1
There are no physical registers for the external configuration
registers. The MPC106 services read accesses to the external
registers.
Note that writes to these registers are always shadowed regardless
of the state of this bit.
6
ST_GATH_EN
0
This bit enables/disables store gathering of writes from the
processor to PCI memory space. See Chapter 8, “Internal Control,”
for more information.
0
Store gathering is disabled
1
Store gathering is enabled
Table 3-35. Bit Settings for PICR1—0xA8 (Continued)
Bit
Name
Reset
Value
Description
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| MPC107 | 32-Bit Microprocessor(32位微處理器) |
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參數(shù)描述 |
|---|---|
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| MPC106ARX66DE | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:PCI Bridge/Memory Controller |
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