參數(shù)資料
型號(hào)： MPC106
廠商： Motorola, Inc.
英文描述： 32-Bit Microprocessor(32位微處理器)
中文描述： 32位微處理器（32位微處理器）
文件頁(yè)數(shù)： 319/398頁(yè)
文件大小： 1112K
代理商： MPC106
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MOTOROLA
Chapter 7. PCI Bus Interface
7-31
the memory block address equals the address in MMSR[HWM] or MMSR[LWM], or the
address
falls
between
MMSR[HWM]
MMSR[MOD_MEM_STATUS] bits were previously set to 0b11 (RANGE state), there is
no state change, and the contents of MMSR[HWM] and MMSR[LWM] remain unchanged.
If the new block address falls outside the addresses in MMSR[HWM] and MMSR[LWM],
the block address is placed in both MMSR[HWM] and MMSR[LWM], the PIRQ signal is
asserted, and the MMSR[MOD_MEM_STATUS] bits are set to 0b01 (1 BLOCK state). A
60x processor read operation to the configuration address 0xEC causes the MMSR[HWM]
and MMSR[LWM] bits to be cleared, and the MMSR[MOD_MEM_STATUS] bits remain
cleared (with a transition to the CLEAR state).
and
MMSR[LWM]
and
the
7.8.4 Curious Code Protection
Memory accesses from the 60x bus by programs running in emulation that cause memory
select errors (through accesses where there is no physical memory), or that cause a master
abort on the PCI bus will be returned 0xFFFF_FFFF_FFFF_FFFF on the data bus, and will
not cause TEA to be asserted. Transactions initiated on the PCI bus that cause a memory
select error will also be returned 0xFFFF_FFFF during the data tenure on the PCI bus.
7.9 Processor-to-PCI Transaction Examples
The figures in this section provide examples of signal timing for 60x processor-to-PCI
transactions. Figure 7-12 shows a processor burst read from a device on the PCI bus.
Figure 7-13 shows a processor burst write to a device on the PCI bus. Figure 7-14 shows a
processor read from PCI that is terminated with a master abort because no device asserted
DEVSEL within four clock cycles following the PCI address phase.
PCI-to system-memory transactions are shown in Section 6.3.12, “PCI-to-System-Memory
Transaction Examples.”
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