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參數(shù)資料
| 型號： | MPC106 |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁數(shù)： | 37/398頁 |
| 文件大?。?/td> | 1112K |
| 代理商： | MPC106 |
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1-6
MPC106 PCIB/MC User's Manual
MOTOROLA
bank 0, the ROM/Flash device must be connected to the most-significant byte lane of the
data bus (DH[0–7]).
The MPC106 also supports a mixed ROM system configuration. That is, the system can
have the upper 8 Mbytes (bank 0) of ROM space located on the PCI bus and the lower
8 Mbytes (bank 1) of ROM space located on the 60x/memory bus.
1.2.4 PCI Interface
The MPC106’s PCI interface complies with the
PCI Local Bus Specification,
Revision 2.1,
and follows the guidelines in the
PCI System Design Guide,
Revision 1.0 for host bridge
architecture. The PCI interface connects the processor and memory buses to the PCI bus,
to which I/O components are connected. The PCI bus uses a 32-bit multiplexed address/
data bus, plus various control and error signals.
The PCI interface of the MPC106 functions as both a master and target device. As a master,
the MPC106 supports read and write operations to the PCI memory space, the PCI I/O
space, and the PCI configuration space. The MPC106 also supports PCI special-cycle and
interrupt-acknowledge commands. As a target, the MPC106 supports read and write
operations to system memory. Mode selectable big-endian to little-endian conversion is
supplied at the PCI interface.
Buffers are provided for I/O operations between the PCI bus and the 60x processor or
memory. Processor read and write operations each have a 32-byte buffer, and memory
operations have one 32-byte read buffer and two 32-byte write buffers.
1.3 Power Management
The MPC106 provides hardware support for four levels of power reduction; the doze, nap,
and sleep modes are invoked by register programming, and the suspend mode is invoked by
assertion of an external signal. The design of the MPC106 is fully static, allowing internal
logic states to be preserved during all power saving modes. The following sections describe
the programmable power modes provided by the MPC106.
1.3.1 Full-On Mode
This is the default power state of the MPC106 following a hard reset, with all internal
functional units fully powered and operating at full clock speed.
1.3.2 Doze Mode
In this power saving mode, all the MPC106 functional units are disabled except for PCI
address decoding, system RAM refreshing, and 60x bus request monitoring (through BRx).
Once the doze mode is entered, a hard reset, a PCI transaction referenced to system
memory, or a 60x bus request can bring the MPC106 out of the doze mode and into the full-
on state. If the MPC106 is awakened for a processor or PCI bus access, the access is
completed and the MPC106 returns to the doze mode. The MPC106’s doze mode is totally
independent of the power saving mode of the processor.
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