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參數(shù)資料
| 型號： | MPC106 |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁數(shù)： | 65/398頁 |
| 文件大?。?/td> | 1112K |
| 代理商： | MPC106 |
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MOTOROLA
Chapter 2. Signal Descriptions
2-27
2.2.4.1 ROM Address 0 (AR0)—Output
The ROM address 0 (AR0) signal is an output signal on the MPC106.
Note that the AR0 signal is only supported for ROM bank 0 when configured for an 8-bit
ROM data bus width.
Following are the state meaning and timing comments for the AR0 output signal.
State Meaning
Asserted/Negated—Represents address bit 0 (the most-significant
bit) of the 8-bit ROM/Flash. Bits 1–20 of the ROM address are
provided by AR[1–8] and AR[9–20].
Assertion/Negation—The ROM address is valid on assertion of
RCS0 or RCS1.
Timing Comments
2.2.4.2 ROM Address 1–8 (AR[1–8])—Output
The ROM address 1–8 (AR[1–8]) signals are output signals only for the ROM address
function. Note that these signals are both input and output signals for the memory parity
function (PAR[0–7]). Following are the state meaning and timing comments for AR[1–8]
as output signals.
State Meaning
Asserted/Negated—Represents bits 1–8 of the ROM/Flash address.
The other ROM address bits are provided by AR0 and AR[9–20].
Assertion/Negation—The ROM address is valid on assertion of
RCS0 or RCS1.
Timing Comments
2.2.4.3 ROM Address 9–20 (AR[9–20])—Output
The ROM address (AR[9–20]) signals consist of 12 output signals on the MPC106.
Following are the state meaning and timing comments for the AR[9–20] output signals.
State Meaning
Asserted/Negated—Represents bits 9–20 of the ROM/Flash address
(the 12 lowest-order bits, with AR20 as the lsb). Bits 0–8 of the ROM
address are provided by AR0 and AR[1–8].
Timing Comments
Assertion/Negation—The ROM address is valid on assertion of
RCS0 or RCS1.
2.2.4.4 Buffer Control (BCTL[0–1])—Output
The two buffer control (BCTL[0–1]) signals are outputs on the MPC106. Following are the
state meaning and timing comments for the BCTL[0–1] output signals.
State Meaning
Asserted/Negated—Used to control external data bus buffers
(directional control and high-impedance state) between the 60x bus
and memory. See Section 6.2, “Memory Interface Signal Buffering,”
for more information.
Note that data buffers may be optional for lightly loaded data buses,
but buffers are required whenever an L2 cache and ROM/Flash (on
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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| MPC106ARX66DE | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:PCI Bridge/Memory Controller |
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