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參數(shù)資料
| 型號： | MPC106 |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁數(shù)： | 64/398頁 |
| 文件大?。?/td> | 1112K |
| 代理商： | MPC106 |
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2-26
MPC106 PCIB/MC User's Manual
MOTOROLA
2.2.3.3.2 Bus Request 1–3 (BR[1–3])—Input
The bus request (BR[1–3]) signals are inputs on the MPC106. Following are the state
meaning and timing comments for the BR
n
signals.
State Meaning
Asserted—Indicates that processor
n
(where
n
is 1, 2, or 3) requires
mastership of the 60x bus for a transaction.
Negated—Indicates that processor
n
does not require mastership of
the bus.
Timing Comments
Assertion—May occur when BG
n
is negated and a bus transaction is
needed by processor
n
. This may occur even if the two possible
pipeline accesses have already occurred.
Negation—Occurs for at least one bus cycle after an accepted,
qualified bus grant, even if another transaction is pending on
processor
n
. It is also negated for at least one bus cycle when the
assertion of ARTRY is detected on the 60x bus (except for assertions
due to 60x snoop copy-back operations).
2.2.3.3.3 Data Bus Grant 1–3 (DBG[1–3])—Output
The data bus grant (DBG[1–3]) signals are outputs on the MPC106. Following are the state
meaning and timing comments for the DBG
n
signals.
State Meaning
Asserted—Indicates that processor
n
(where
n
is 1, 2, or 3) may, with
the proper qualification, assume mastership of the data bus. A
qualified data bus grant is defined as the assertion of DBG
n
, negation
of DBB, and negation of ARTRY. The ARTRY signal requirement is
only for the address bus tenure associated with the data bus tenure
about to be granted (that is, not for another address tenure available
because of address pipelining).
Negated—Indicates that processor
n
is not granted mastership of the
data bus.
Timing Comments
Assertion—Occurs one bus clock cycle before data bus is available,
and when processor
n
has the highest priority for an outstanding data
transaction.
Negation—Occurs one clock after assertion.
2.2.4 Memory Interface Signals
The memory interface supports either standard DRAMs, extended data out DRAMs (EDO
DRAMs), or synchronous DRAMs (SDRAMs) and either standard ROM or Flash devices.
Some of the memory interface signals perform different functions depending on the RAM
and ROM configurations. This section provides a brief description of the memory interface
signals on the MPC106.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| MPC107 | 32-Bit Microprocessor(32位微處理器) |
| MPC505 | Highly Integrated, Low-Power, 32-Bit Microcontroller |
| MPC509 | Highly Integrated, Low-Power, 32-Bit Microcontroller |
| MPC5200BV400 | MPC5200 Hardware Specifications |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| MPC106ARX66CE | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:PCI Bridge/Memory Controller |
| MPC106ARX66CG | 制造商:Freescale Semiconductor 功能描述: 制造商:Motorola Inc 功能描述: |
| MPC106ARX66DE | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:PCI Bridge/Memory Controller |
| MPC106ARX66DG | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:PCI Bridge/Memory Controller |
| MPC106ARX66TE | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:PCI Bridge/Memory Controller |
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