參數(shù)資料
型號(hào)： MPC106
廠(chǎng)商： Motorola, Inc.
英文描述： 32-Bit Microprocessor(32位微處理器)
中文描述： 32位微處理器（32位微處理器）
文件頁(yè)數(shù)： 267/398頁(yè)
文件大小： 1112K
代理商： MPC106
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MOTOROLA
Chapter 6. Memory Interface
6-47
Write—Latches the column address and transfers data from the data signals to the
selected sense amplifier as determined by the column address. During each
succeeding clock, additional data is transferred to the sense amplifiers from the data
signals without additional write commands. The amount of data transferred is
determined by the burst size.
Refresh—Causes a row to be read in both memory banks (JEDEC SDRAM) as
determined by the refresh row address counter (similar to CBR). The refresh row
address counter is internal to the SDRAM device. After being read, a row is
automatically rewritten into the memory array. Before execution of refresh, both
memory banks must be in a precharged state.
Mode-set—Allows setting of SDRAM options. The options are CAS latency, burst
type, and burst length.
CAS latency depends upon the SDRAM device used (some SDRAMs provide CAS
latency of 1, 2, or 3, some provide CAS latency of 1, 2, 3, or 4, etc.).
Burst type must be chosen according to the 60x cache wrap (sequential).
Although some SDRAMs provide burst lengths of 1, 2, 4, 8, or a page, the MPC106
only supports a burst of four. Burst lengths of 1, 2, 8, and a page for SDRAMs are
not supported by the MPC106.
The mode register data (CAS latency, burst length, and burst type) is programmed
into MCCR4[SDMODE] by initialization software at reset. After
MCCR1[MEMGO] is set, the MPC106 then transfers the information in
MCCR4[SDMODE] to the SDRAM array by issuing the mode-set command. See
Section 6.4.7.1, “SDRAM Mode-Set Command Timing,” for timing information.
Self-refresh—Used when the SDRAM device is in standby for very long periods of
time (corresponding with sleep or suspend mode on the MPC106). Internal refresh
cycles are automatically generated by the SDRAM to keep the data in both memory
banks refreshed. Before execution of this command, both memory banks must be in
a precharged state.
The MPC106 automatically issues a precharge command to the SDRAM when the
BSTOPRE or PGMAX intervals have expired, regardless of pending memory transactions
from the PCI bus or 60x. The MPC106 can perform precharge cycles concurrent with snoop
broadcasts for PCI transactions.
The SDRAM interface command encodings are summarized in Table 6-11.
Table 6-11. SDRAM Command Encodings
Command
Activate
Bank
Precharge
All Banks
*
Precharge
Bank
Read
Write
Refresh
(CBR)
Mode
Set
Self-
Refresh
Previous CKE
High
High
High
High
High
High
High
High
Current CKE
x
x
x
x
x
High
x
Low
相關(guān)PDF資料
PDF描述
MPC107 32-Bit Microprocessor(32位微處理器)
MPC505 Highly Integrated, Low-Power, 32-Bit Microcontroller
MPC509 Highly Integrated, Low-Power, 32-Bit Microcontroller
MPC5200BV400 MPC5200 Hardware Specifications
MPC5200CBV266 MPC5200 Hardware Specifications
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參數(shù)描述
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MPC106ARX66CG 制造商:Freescale Semiconductor 功能描述: 制造商:Motorola Inc 功能描述:
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MPC106ARX66TE 制造商:MOTOROLA 制造商全稱(chēng):Motorola, Inc 功能描述:PCI Bridge/Memory Controller
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