參數(shù)資料
型號(hào)： MPC106
廠商： Motorola, Inc.
英文描述： 32-Bit Microprocessor(32位微處理器)
中文描述： 32位微處理器（32位微處理器）
文件頁(yè)數(shù)： 63/398頁(yè)
文件大?。?/td> 1112K
代理商： MPC106
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MOTOROLA
Chapter 2. Signal Descriptions
2-25
Timing Comments
Assertion—Occurs on the first clock cycle in which the data bus is
not busy and the external L2 controller has the highest priority
outstanding data transaction.
Negation—Occurs one clock cycle after assertion.
2.2.3.2.4 Hit (HIT)—Input
The hit (HIT) signal is an input on the MPC106. For the external L2 controller, the polarity
of the HIT signal is always active low. That is, it is not affected by the
PICR2[CF_HIT_HIGH] parameter. Following are the state meaning and timing comments
for the HIT signal.
State Meaning
Asserted—Indicates that the current transaction is claimed by the
external L2 controller. The external L2 controller will assert AACK
and TA for the transaction.
Negated—Indicates that the current transaction is not claimed by the
external L2 controller. The MPC106 should handle the transaction
and control AACK and TA as appropriate.
Timing Comments
Assertion/Negation—The HIT signal is valid when the L2 hit delay
after TS expires, and is held valid until the end of the address phase.
The L2 hit delay is programmable by using the
PICR2[CF_L2_HIT_DELAY] parameter.
2.2.3.3 Multiple Processor Interface Signals
When a system implementation uses more than one 60x processor, nine of the internal L2
controller signals change their functions. This section provides a brief description of the
multiple processor interface signals. Note that in a multiprocessor system, with the
exception of bus request (BR
n
), bus grant (BG
n
), and data bus grant (DBG
n
), all of the 60x
processor interface signals are connected to each processor. See Section 4.1.2,
“Multiprocessor System Configuration,” for more information.
2.2.3.3.1 Bus Grant 1–3 (BG[1–3])—Output
The bus grant (BG[1–3]) signals are outputs on the MPC106. Following are the state
meaning and timing comments for the BG
n
signals.
State Meaning
Asserted—Indicates that processor
n
(where
n
is 1, 2, or 3) may, with
the proper qualification, begin a bus transaction and assume
mastership of the address bus.
Negated—Indicates that processor
n
is not granted mastership of the
next address bus tenure.
Timing Comments
Assertion—Occurs when BR
n
is the highest-priority request that is
asserted.
Negation—Occurs when other higher-priority transactions are
pending.
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