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參數(shù)資料
| 型號： | MPC106 |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁數(shù)： | 201/398頁 |
| 文件大?。?/td> | 1112K |
| 代理商： | MPC106 |
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MOTOROLA
Chapter 5. Secondary Cache Interface
5-25
CF_INV_MODE—The L2 cache invalidate enable mode is used to initialize the tag
contents before enabling the L2 cache in cases where hardware initialization of the
tag and dirty RAM is not available. To flush the L2 cache, the CF_FLUSH_L2 (or
port 0x81C[CF_FLUSH_L2]) configuration parameter can be set. See
Section 5.2.2, “L2 Cache Line Status,” for more information on this parameter.
CF_RWITM_FILL—Controls whether the internally-controlled L2 cache performs
a line-fill when an RWITM miss occurs. See Section 5.3, “L2 Cache Response to
Bus Operations,” for more information.
CF_L2_HIT_DELAY—Specifies the earliest valid sampling point for the HIT and
DIRTY_IN signals. Note that this parameter also affects the external L2 cache
controller interface. See Section 5.4.2.1, “CF_L2_HIT_DELAY,” for more
information on this parameter.
CF_TWO_BANKS—Specifies the number of banks of L2 data RAM. See
Section 5.1.6, “Two-Bank Support,” for more information on using two banks of L2
data RAM.
CF_FAST_CASTOUT—Specifies timing of L2 cast-out operation. See
Section 5.2.4, “L2 Cache Cast-Out Operations,” for more information on fast cast-
out timing.
CF_TOE_WIDTH—Specifies the width of the active TOE pulse during L2 cast-out
tag read operations. Note that this parameter also affects the external L2 cache
controller interface.
CF_L2_SIZE—Specifies L2 cache size.
CF_DOE—Specifies the timing relation between the assertion of DOE and valid L2
data. See Section 5.4.2.2, “CF_DOE,” for more information on this parameter.
CF_WDATA—Specifies ADSC-only or ADSP mode for pipelined burst SRAM
configurations or the write pulse timing for asynchronous SRAM configurations.
See Section 5.4.2.3, “CF_WDATA,” for more information on this parameter.
5.4.2.1 CF_L2_HIT_DELAY
CF_L2_HIT_DELAY specifies the earliest valid sampling point of the HIT and DIRTY_IN
signals from the assertion of TS. CF_L2_HIT_DELAY can be configured for a one, two, or
three clock delay. For best performance, (3-1-1-1 nonpipelined, and 2-1-1-1/1-1-1-1
pipelined), CF_L2_HIT_DELAY should be configured for a delay of one clock cycle. Note
that the MPC106 may not sample the HIT and DIRTY_IN signals at the earliest sampling
point, so these signals should be held valid as long as the address is valid. Note that
CF_L2_HIT_DELAY controls the sampling point of the HIT signal for external L2 cache
configurations. Figure 5-7 shows the earliest sampling points selected by the configuration
of CF_L2_HIT_DELAY.
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