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參數(shù)資料
| 型號： | MPC106 |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁數(shù)： | 339/398頁 |
| 文件大?。?/td> | 1112K |
| 代理商： | MPC106 |
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9-8
MPC106 PCIB/MC User's Manual
MOTOROLA
information. When an L2 cache read parity error occurs, ErrDR2[4] is set. Note that the
processor should not check parity for system ROM space transactions as the parity data will
be incorrect for these accesses.
9.3.2.3 System Memory ECC Error
When MCCR2[ECC_EN] is set, the MPC106 performs an ECC check on every memory
read cycle and generates the ECC check data on every memory write cycle. When a single-
bit ECC error occurs, the ECC single-bit error counter register is incremented by 1 and its
value is compared to the value in the ECC single-bit error trigger register. If the values are
equal, ErrDR1[2] is set. In addition to single-bit errors, the MPC106 detects all 2-bit errors,
all errors within a nibble (one-half byte), and any other multibit error that does not alias to
either a single-bit error or no error. When a multibit ECC error occurs, ErrDR2[3] is set.
9.3.2.4 System Memory Select Error
A memory select error occurs when a system memory transaction address falls outside of
the physical memory boundaries. When a memory select error occurs, ErrDR1[5] is set.
If a write transaction causes the memory select error, the write data is simply ignored. If a
read transaction causes the memory select error, the MPC106 returns 0xFFFF_FFFF (all
1s). No RAS signals are asserted in either case.
9.3.2.5 System Memory Refresh Overflow Error
When there are no refresh transactions for a period equal to 16 refresh cycles, the MPC106
reports the error as a refresh overflow. When the MPC106 detects a refresh overflow,
ErrDR1[3] is set.
9.3.3 PCI Interface
The MPC106 supports the error detection and reporting mechanism as specified in the
PCI
Local Bus Specification,
Revision 2.1. The MPC106 keeps error information and sets the
appropriate error flags when a PCI error occurs (provided the corresponding enable bit is
set), independent of whether the PCI command register is programmed to respond to or
detect the specific error.
In cases of PCI errors, ErrDR1[3] is set to indicate that the error is due to a PCI transaction.
In most cases, ErrDR2[7] is cleared to indicate that the error address in the 60x/PCI error
address register is valid. In these cases, the error address is the address as seen by the PCI
bus, not the 60x bus address.
If NMI is asserted, the MPC106 cannot provide the error address and the corresponding bus
error status. In such cases, ErrDR2[7] is set to indicate that the error address in the 60x/PCI
error address register is not valid.
9.3.3.1 Address Parity Error
If the MPC106 is acting as a PCI master, and the target detects and reports (by asserting
SERR) a PCI address parity error, then the MPC106 sets ErrDR1[7] and sets the detected
相關PDF資料 |
PDF描述 |
|---|---|
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參數(shù)描述 |
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| MPC106ARX66DE | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:PCI Bridge/Memory Controller |
| MPC106ARX66DG | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:PCI Bridge/Memory Controller |
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