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參數(shù)資料
| 型號： | MPC106 |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁數(shù)： | 18/398頁 |
| 文件大小： | 1112K |
| 代理商： | MPC106 |
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MPC106 PCIB/MC User's Manual
MOTOROLA
ILLUSTRATIONS
Figure
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Number
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Memory Control Configuration Register 4 (MCCR4)—0xFC............................3-49
Processor Interface Configuration Register 1 (PICR1)—0xA8...........................3-52
Processor Interface Configuration Register 2 (PICR2)—0xAC..........................3-57
Alternate OS-Visible Parameters Register 1—0xBA ..........................................3-63
Alternate OS-Visible Parameters Register 2—0xBB...........................................3-64
Emulation Support Configuration Register 1 (ESCR1)—0xE0...........................3-64
Emulation Support Configuration Register 2 (ESCR2)—0xE8...........................3-66
Modified Memory Status Register—0xE4/0xEC ................................................3-67
External Configuration Register 1—Port 0x092..................................................3-68
External Configuration Register 2—Port 0x81C.................................................3-68
External Configuration Register 3—Port 0x850..................................................3-69
Single-Processor Configuration with Optional L2 Cache......................................4-2
Multiprocessor Configuration................................................................................4-3
Multiprocessor Configuration with External L2 Cache.........................................4-4
Overlapping Tenures on the 60x Bus for a Single-Beat Transfer..........................4-6
Address Bus Arbitration with Dual Processors......................................................4-9
Address Pipelining ...............................................................................................4-10
Snooped Address Transaction with ARTRY and L1 Cache Copy-Back..............4-17
Single-Beat and Burst Data Transfers..................................................................4-19
Data Tenure Terminated by Assertion of TEA....................................................4-20
Local Bus Slave Transaction................................................................................4-22
60x Bus State Diagram.........................................................................................4-23
Typical L2 Cache Using Burst SRAM (Write-Back) ............................................5-3
Typical L2 Cache Using Pipelined Burst SRAM (Write-Back, ADSC Only).......5-4
Alternate L2 Cache Using Pipelined Burst SRAM (Write-Back Using ADSP)....5-5
Typical L2 Cache Using Asynchronous SRAM (Write-Back)..............................5-6
512-Kbyte, Two-Bank, L2 Cache Using Synchronous Burst SRAM (Write-Back) ...
5-8
1-Mbyte, Two-Bank, L2 Cache Using Pipelined Burst SRAM (Write-Back, ADSC
Only)..................................................................................................................5-9
HIT and DIRTY_IN Delay Configuration...........................................................5-26
External Byte Decode Logic Requiring CF_WMODE = 1..................................5-27
Normal Write Timing (CF_WMODE = 0 or 1)...................................................5-28
External Byte Decode Logic Requiring CF_WMODE = 2..................................5-28
Delayed Write Timing (CF_WMODE = 2) .........................................................5-29
External Byte Decode Logic Requiring CF_WMODE = 3..................................5-29
Early Write Timing (CF_WMODE = 3)..............................................................5-30
Timing Diagram Legend......................................................................................5-30
L2 Cache Read Hit Timing with CF_DOE = 0....................................................5-31
L2 Cache Read Hit Timing with CF_DOE = 1....................................................5-31
L2 Cache Write Hit Timing .................................................................................5-32
L2 Cache Line Update Timing.............................................................................5-33
L2 Cache Line Cast-Out Timing..........................................................................5-34
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相關(guān)PDF資料 |
PDF描述 |
|---|---|
| MPC107 | 32-Bit Microprocessor(32位微處理器) |
| MPC505 | Highly Integrated, Low-Power, 32-Bit Microcontroller |
| MPC509 | Highly Integrated, Low-Power, 32-Bit Microcontroller |
| MPC5200BV400 | MPC5200 Hardware Specifications |
| MPC5200CBV266 | MPC5200 Hardware Specifications |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| MPC106ARX66CE | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:PCI Bridge/Memory Controller |
| MPC106ARX66CG | 制造商:Freescale Semiconductor 功能描述: 制造商:Motorola Inc 功能描述: |
| MPC106ARX66DE | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:PCI Bridge/Memory Controller |
| MPC106ARX66DG | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:PCI Bridge/Memory Controller |
| MPC106ARX66TE | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:PCI Bridge/Memory Controller |
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