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參數(shù)資料
| 型號： | MPC106 |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁數(shù)： | 172/398頁 |
| 文件大小： | 1112K |
| 代理商： | MPC106 |
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MOTOROLA
Chapter 4. Processor Bus Interface
4-19
The PICR1[CF_DPARK] bit specifies whether the MPC106 should park the 60x data bus.
If the CF_DPARK bit is set, the data bus is parked to the processor that had most recently
taken mastership of the 60x address bus.
4.4.2 Data Bus Transfers and Normal Termination
The MPC106 handles data transfers in either single-beat or burst operations. Single-beat
operations can transfer from 1 to 8 bytes of data at a time. Burst operations always transfer
eight words in four double-word beats. A burst transaction is indicated by the assertion of
the TBST signal by the bus master. A transaction is terminated normally by asserting the
TA signal.
Figure 4-8 illustrates a sample of both a single-beat and burst data transfer. The TA signal
is asserted by the MPC106 to mark the cycle in which data is accepted. In a normal burst
transfer, the fourth assertion of TA signals the end of a transfer.
Figure 4-8. Single-Beat and Burst Data Transfers
4.4.3 Data Tenure Timing Configurations
The MPC106 provides PICR1[CF_BREAD_WS] bits to allow the system designer to
configure the minimum number of wait states for 60x burst read cycles. The
CF_BREAD_WS bits determine the minimum number of wait states from the assertion of
the TS signal to the assertion of TA during a burst read data tenure as required by the various
60x processors and alternate bus masters. For example, a 603 running in 1:1 mode requires
a minimum of one wait state, and at least two wait states if no-DRTRY mode is also
selected.
4.4.4 Data Bus Termination by TEA
If a processor initiates a transaction that is not supported by the MPC106, the MPC106
signals an error by asserting either the transfer acknowledge (TEA) or machine check
(MCP) signal inputs of the 60x processors. If the transaction is not address only, the
MPC106 asserts TEA to terminate the transaction provided TEA is enabled by setting the
PICR1[TEA_EN] bit. The MPC106 can also signal bus transaction errors through the
60x Bus Clock
TS
AACK
60x Address
DBGn
TA
60x Data
Single Beat
Burst
相關(guān)PDF資料 |
PDF描述 |
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