參數(shù)資料
型號： MPC106
廠商： Motorola, Inc.
英文描述： 32-Bit Microprocessor(32位微處理器)
中文描述： 32位微處理器（32位微處理器）
文件頁數(shù)： 49/398頁
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代理商： MPC106
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MOTOROLA
Chapter 2. Signal Descriptions
2-11
Negated/High-impedance—Indicates that the address tenure is not
required to be retried.
Assertion—Occurs one clock after the assertion of AACK. Note that
ARTRY may be asserted early, but it is sampled one clock after the
assertion of AACK.
Negation/High-impedance—ARTRY is released to high-impedance
for the first half of the second clock cycle after the assertion of
AACK, then it is negated for one clock, and then it is released to
high-impedance.
Timing Comments
2.2.2.4 Bus Grant 0 (BG0)—Output
The bus grant 0 (BG0) signal is an output on the MPC106. Following are the state meaning
and timing comments for the BG0 signal.
State Meaning
Asserted—Indicates that the primary 60x processor may, with the
proper qualification, begin a bus transaction and assume mastership
of the address bus.
Negated—Indicates that the primary 60x processor is not granted
mastership of the next address bus tenure.
Timing Comments
Assertion—Occurs when BR0 is the highest priority request that is
asserted. Also occurs if the 60x bus is parked on the primary 60x
processor and no other request is pending.
Negation—Occurs when other higher priority transactions are
pending.
2.2.2.5 Bus Request 0 (BR0)—Input
The bus request 0 (BR0) signal is an input on the MPC106. Following are the state meaning
and timing comments for the BR0 signal.
State Meaning
Asserted—Indicates that the primary 60x processor requires
mastership of the 60x bus for a transaction.
Negated—Indicates that the primary 60x processor does not require
mastership of the 60x bus.
Timing Comments
Assertion—May occur when bus grant 0 (BG0) is negated and a bus
transaction is needed by the 60x processor. This may occur even if
the two possible pipeline accesses have already occurred.
Negation—Occurs for at least one clock cycle after an accepted,
qualified bus grant, even if another transaction is pending on the 60x
processor. It is also negated for at least one clock cycle when the
assertion of ARTRY is detected on the 60x bus (except for assertions
due to primary 60x snoop copy-back operations).
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