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參數(shù)資料
| 型號： | MPC106 |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁數(shù)： | 202/398頁 |
| 文件大?。?/td> | 1112K |
| 代理商： | MPC106 |
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5-26
MPC106 PCIB/MC User's Manual
MOTOROLA
Figure 5-7. HIT and DIRTY_IN Delay Configuration
5.4.2.2 CF_DOE
CF_DOE specifies the time from DOE assertion to the data valid access time of the L2 data
RAM for the first data beat. If CF_DOE is cleared to 0, one clock cycle is selected. If
CF_DOE is set to 1, two clock cycles are selected. If CF_DOE is set to 1, then the MPC106
will try to assert DOE speculatively at the end of the assertion of TS as long as DBG
n
is
asserted in order to minimize the effect of the extra clock delay on read hits. Figure 5-15
and Figure 5-16 in Section 5.5, “L2 Cache Interface Timing Examples,” show synchronous
burst SRAM read timing with CF_DOE = 0 and 1, respectively.
When using asynchronous SRAM, CF_DOE controls the first data beat access time of
pipelined read transactions. Clearing CF_DOE to 0 provides 3-2-2-2/2-2-2-2 burst read
timing, and setting CF_DOE to 1 provides 3-2-2-2/3-2-2-2 burst read timing. Figure 5-24
and Figure 5-25 in Section 5.5, “L2 Cache Interface Timing Examples,” show
asynchronous SRAM read timing with CF_DOE = 0 and 1, respectively.
5.4.2.3 CF_WDATA
When using synchronous burst SRAMs, the CF_WDATA parameter is reserved and must
be cleared to 0.
When using pipelined burst SRAMs, the CF_WDATA parameter configures the internal L2
cache controller for ADSC-only or ADSP mode. See Section 5.1.4, “Pipelined Burst
SRAMs,” for more information on the two pipelined burst SRAM configurations.
When using asynchronous SRAMs, CF_WDATA controls the write pulse timing. If
CF_WDATA is cleared to 0, DWE
n
is negated on the falling edge of the clock cycle in
which TA is asserted. If CF_WDATA is set to 1, DWE
n
and TA are negated on the same
rising edge of the clock during cache line fills from memory. If CF_WDATA is set to 1, and
the transaction is not a cache line fill from memory, the DWE
n
signals are negated on the
falling edge of the clock in which TA is asserted (that is, the same timing as when
CF_WDATA is cleared to 0).
Figure 5-26 and Figure 5-27 in Section 5.5, “L2 Cache Interface Timing Examples,” show
asynchronous SRAM write data set-up timing with CF_WDATA = 0 and 1, respectively.
Note that when using asynchronous SRAMs, there must be sufficient data hold time when
CF_WDATA is set to 1. It is recommended that the memory system employ a latched
memory buffer that holds data valid for one clock after TA when CF_WDATA = 1. Also,
60x Bus Clock
TS
HIT/DIRTY_IN
CF_L2_HIT_DELAY =
1
2
3
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