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參數(shù)資料
| 型號： | MPC106 |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁數(shù)： | 11/398頁 |
| 文件大?。?/td> | 1112K |
| 代理商： | MPC106 |
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MOTOROLA
Contents
ix
CONTENTS
Paragraph
Number
Title
Page
Number
5.1.6
5.2
5.2.1
5.2.2
5.2.3
5.2.4
5.2.5
5.2.6
5.3
5.3.1
5.3.2
5.4
5.4.1
5.4.2
5.4.2.1
5.4.2.2
5.4.2.3
5.4.2.4
5.4.2.4.1
5.4.2.4.2
5.4.2.4.3
5.4.2.4.4
5.5
5.5.1
5.5.1.1
5.5.1.2
5.5.1.3
5.5.1.4
5.5.1.5
5.5.1.6
5.5.1.7
Two-Bank Support...........................................................................................5-7
Internal L2 Cache Controller Operation..............................................................5-9
L2 Cache Addressing.......................................................................................5-9
L2 Cache Line Status.....................................................................................5-10
L2 Cache Tag Lookup ...................................................................................5-10
L2 Cache Cast-Out Operations......................................................................5-11
L2 Cache Parity .............................................................................................5-11
L2 Cache Interface and Interrupt Vector Relocation.....................................5-12
L2 Cache Response to Bus Operations..............................................................5-12
Write-Back L2 Cache Response....................................................................5-12
Write-Through L2 Cache Response ..............................................................5-20
L2 Cache Interface Parameters..........................................................................5-23
L2 Cache Interface Control Parameters.........................................................5-23
L2 Cache Interface Initialization Parameters.................................................5-24
CF_L2_HIT_DELAY................................................................................5-25
CF_DOE....................................................................................................5-26
CF_WDATA..............................................................................................5-26
CF_WMODE.............................................................................................5-27
Normal Write Timing without Partial Update (CF_WMODE = 0).......5-27
Normal Write Timing (CF_WMODE = 1)............................................5-27
Delayed Write Timing (CF_WMODE = 2)...........................................5-28
Early Write Timing (CF_WMODE = 3) ...............................................5-29
L2 Cache Interface Timing Examples ...............................................................5-30
Synchronous Burst SRAM L2 Cache Timing ...............................................5-30
L2 Cache Read Hit Timing........................................................................5-30
L2 Cache Write Hit Timing.......................................................................5-32
L2 Cache Line Update Timing..................................................................5-33
L2 Cache Line Cast-Out Timing ...............................................................5-34
L2 Cache Hit Timing Following PCI Read Snoop....................................5-36
L2 Cache Line Push Timing Following PCI Write Snoop........................5-37
L2 Cache Line Invalidate Timing Following PCI Write-with-Invalidate
Snoop.....................................................................................................5-38
Asynchronous SRAM L2 Cache Timing.......................................................5-39
Burst Read Timing.....................................................................................5-39
L2 Cache Burst Read Line Update Timing ...............................................5-40
Burst Write Timing....................................................................................5-41
External L2 Cache Controller Operation...........................................................5-42
External L2 Cache Operation ........................................................................5-43
External L2 Cache Controller Interface Parameters......................................5-43
5.5.2
5.5.2.1
5.5.2.2
5.5.2.3
5.6
5.6.1
5.6.2
Chapter 6
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| MPC107 | 32-Bit Microprocessor(32位微處理器) |
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參數(shù)描述 |
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