參數(shù)資料
型號(hào)： MPC106
廠商： Motorola, Inc.
英文描述： 32-Bit Microprocessor(32位微處理器)
中文描述： 32位微處理器（32位微處理器）
文件頁(yè)數(shù)： 323/398頁(yè)
文件大?。?/td> 1112K
代理商： MPC106
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MOTOROLA
Chapter 8. Internal Control
8-1
Chapter 8
Internal Control
80
80
The MPC106 uses internal buffering to store addresses and data moving through it, and to
maximize opportunities for concurrent operations. An internal control unit directs the flow
of transactions through the MPC106, performing internal arbitration and coordinating the
internal and external snooping. This chapter describes the internal buffering and arbitration
logic of the MPC106.
8.1 Internal Buffers
For most operations, the data is latched internally in one of seven data buffers. The
exception is processor accesses to system memory. Data transfers between the 60x
processor and system memory, with the exception of snoop copy-backs and burst writes
when ECC is enabled, occur directly on the shared data bus, so no internal data buffering
is required for those transactions.
Each of the seven data buffers has a corresponding address buffer. An additional buffer
stores the address of any 60x processor accesses to system memory. All transactions
entering the MPC106 have their addresses stored in the internal address buffers. The
address buffers allow the addresses to be snooped as other transactions attempt to go
through the MPC106. This is especially important for write transactions that enter the
MPC106 because memory can be updated out-of-order with respect to other transactions.
The MPC106 performs 60x bus snoop transactions (provided snooping is enabled) for each
PCI access to system memory to enforce coherency between the PCI-initiated access and
the L1 and L2 caches. All addresses are snooped in the order that they are received from the
PCI bus. For systems that do not require hardware-enforced coherency, snooping can be
disabled by setting the CF_NO_SNOOP parameter in PICR2. Note that if snooping is
disabled, the PCI exclusive access mechanism (the LOCK signal) does not affect the
transaction. That is, the transaction will complete, but the 60x processor will not be
prohibited from accessing the cache line.
Figure 8-1 depicts the organization of the internal buffers.
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PDF描述
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