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參數(shù)資料
| 型號： | MPC106 |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁數(shù)： | 295/398頁 |
| 文件大小： | 1112K |
| 代理商： | MPC106 |
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MOTOROLA
Chapter 7. PCI Bus Interface
7-7
For cache wrap mode (AD[1–0] = 0b10) reads, the critical memory address is decoded
using AD[31–2]. The address is incremented by 4 bytes after each data phase completes
until the end of the cache line is reached. Thereafter, the address wraps to the beginning of
the current cache line and continues incrementing until the entire cache line (32 bytes) is
read. The MPC106 does not support cache wrap mode write operations and executes a
target disconnect after the first data phase completes for writes with AD[1–0] = 0b10.
Again, note that the two low-order bits of the address bus are still included in all parity
calculations.
7.3.3.2 I/O Space Addressing
For PCI I/O accesses, all 32 address signals (AD[31–0]) are used to provide an address with
granularity of a single byte. If the target is addressable by more than one byte, the AD[1–
0] signals indicate the least-significant valid byte involved in the transfer.
Once a target has claimed an I/O access, it must determine if it can complete the entire
access as indicated by the byte enable signals. If all the selected bytes are not in the address
range of the target, the entire access cannot complete. In this case, the target does not
transfer any data, and terminates the transaction with a target-abort.
7.3.3.3 Configuration Space Addressing
PCI supports two types of configuration access, which use different formats for the AD[31–
0] signals during the address phase. The two low-order bits of the address indicate the
format used for the configuration address phase—type 0 (AD[1–0] = 0b00) or type 1
(AD[1–0] = 0b01). Both address formats identify a specific device and a specific
configuration register for that device. See Section 7.4.5, “Configuration Cycles,” for
descriptions of the two formats.
7.3.4 Device Selection
The DEVSEL signal is driven by the target of the current transaction. DEVSEL indicates
to the other devices on the PCI bus that the target has decoded the address and claimed the
transaction. DEVSEL may be driven one, two, or three clocks (fast, medium, or slow device
select timing) following the address phase. Device select timing is encoded into the device’s
configuration space status register. If no agent asserts DEVSEL within three clocks of
FRAME, the agent responsible for subtractive decoding may claim the transaction by
asserting DEVSEL.
A target must assert DEVSEL (claim the transaction) before or coincident with any other
target response (assert its TRDY, STOP, or data signals). In all cases except target-abort,
once a target asserts DEVSEL, it must not negate DEVSEL until FRAME is negated (with
IRDY asserted) and the last data phase has completed. For normal termination, negation of
DEVSEL coincides with the negation of TRDY or STOP.
If the first access maps into a target’s address range, that target asserts DEVSEL to claim
the access. But, if the master attempts to continue the burst access across the resource
boundary, then the target must issue a target disconnect.
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