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參數(shù)資料
| 型號： | MPC106 |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁數(shù)： | 130/398頁 |
| 文件大小： | 1112K |
| 代理商： | MPC106 |
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MOTOROLA
Chapter 3. Device Programming
3-47
Table 3-33. Bit Settings for MCCR3—0xF8
Bit
Name
Reset
Value
Description
31–28
BSTOPRE_U
0000
Burst to precharge—upper nibble. For SDRAM only. These bits,
together with MCCR4[BSTOPRE_L], control the open page
interval. The page open duration counter is reloaded with
BSTOPRE_U || BSTOPRE_L every time the page is accessed
(including page hits). When the counter expires, the open page is
closed with an SDRAM-precharge bank command. See
Section 6.4.4, “SDRAM Page Mode Retention,” for more
information.
27–24
REFREC
0000
Refresh to activate interval. For SDRAM only. These bits control
the number of clock cycles from an SDRAM-refresh command until
an SDRAM-activate command is allowed. See Section 6.4.9,
“SDRAM Refresh,” for more information.
0001
1 clock
0010
2 clocks
0011
3 clocks
...
...
1111
15 clocks
0000
16 clocks
23–20
RDLAT
0000
Data latency from read command. For SDRAM only. These bits
control the number of clock cycles from an SDRAM-read command
until the first data beat is available on the 60x data bus. RDLAT
values greater than 4 clocks are not supported. See Section 6.4.5,
“SDRAM Power-On Initialization,” for more information.
0000
Reserved
0001
1 clock
0010
2 clocks
0011
3 clocks
0100
4 clocks
0101
Reserved (not supported)
...
...
1111
Reserved (not supported)
19
CPX
0
CAS write timing modifier. For DRAM/EDO only. This bit, when set,
adds one clock cycle to the CAS precharge interval (CP
+ 1) and
subtracts one clock cycle from the CAS assertion interval (CAS
5
–
1) for write operations to DRAM/EDO. Read operations are
unmodified. See Section 6.3.4, “DRAM/EDO Interface Timing,” for
more information.
0
CAS write timing is unmodified
1
CAS write timing is modified as described above
18–15
RAS
6P
0000
RAS assertion interval for CBR refresh. For DRAM/EDO only.
These bits control the number of clock cycles RAS is held asserted
during CBR refresh. The value for RAS
6P
depends on the specific
DRAMs used and the 60x bus frequency. See Section 6.3.10,
“DRAM/EDO Refresh,” for more information.
0001
1 clock
0010
2 clocks
0011
3 clocks
...
...
1111
15 clocks
0000
16 clocks
相關PDF資料 |
PDF描述 |
|---|---|
| MPC107 | 32-Bit Microprocessor(32位微處理器) |
| MPC505 | Highly Integrated, Low-Power, 32-Bit Microcontroller |
| MPC509 | Highly Integrated, Low-Power, 32-Bit Microcontroller |
| MPC5200BV400 | MPC5200 Hardware Specifications |
| MPC5200CBV266 | MPC5200 Hardware Specifications |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| MPC106ARX66CE | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:PCI Bridge/Memory Controller |
| MPC106ARX66CG | 制造商:Freescale Semiconductor 功能描述: 制造商:Motorola Inc 功能描述: |
| MPC106ARX66DE | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:PCI Bridge/Memory Controller |
| MPC106ARX66DG | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:PCI Bridge/Memory Controller |
| MPC106ARX66TE | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:PCI Bridge/Memory Controller |
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