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參數(shù)資料
| 型號： | MPC106 |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁數(shù)： | 171/398頁 |
| 文件大?。?/td> | 1112K |
| 代理商： | MPC106 |
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4-18
MPC106 PCIB/MC User's Manual
MOTOROLA
4.3.3.2 Address Tenure Timing Configuration
During 60x processor-initiated address tenures, the timing of the assertion of AACK by the
MPC106
is
determined
by
PICR2[CF_L2_HIT_DELAY] bits, and the pipeline status of the 60x bus. Since the
MPC106 can support one level of pipelining, it uses AACK to control the 60x pipeline
condition. To maintain the one-level pipeline, AACK is not asserted for a pipelined address
tenure until the current data tenure ends. The MPC106 also withholds the assertion of
AACK until no more ARTRY conditions can occur. Note that the earliest opportunity the
MPC106 can assert the AACK signal is the clock cycle when the wait-state values set by
both PICR2[CF_L2_HIT_DELAY] and PICR2[CF_APHASE_WS] have expired.
the
PICR2[CF_APHASE_WS]
and
The PICR2[CF_APHASE_WS] bits specify the minimum number of address tenure wait
states for 60x processor-initiated address operations. Extra wait states may occur because
of other MPC106 configuration parameters. Note that in a system implementing an L2
cache, the number of wait states configured by the PICR2[CF_APHASE_WS] bits should
be equal to or greater than the value configured in PICR2[CF_L2_HIT_DELAY]. In
systems with multiple processors, the number of wait states configured by the
PICR2[CF_APHASE_WS] bits should be equal to or greater than the number of wait states
selected by the PICR2[CF_SNOOP_WS] bits, since alternate bus masters need to snoop the
60x access. If the MPC106 is configured to support the compatibility hole in memory
map B or the emulation memory map, PICR2[CF_APHASE_WS] should be set to a value
of 1 or greater. The PICR2[CF_SNOOP_WS] bits specify the minimum number of address
phase wait states required for the snoop response to be valid. For example, additional wait
states are required when a 603 is running in 1:1 mode; this case requires at least one wait
state to generate the ARTRY response.
For MPC106-initiated transactions, address phase wait states are determined by the
PICR2[CF_SNOOP_WS] bits and the 60x bus pipeline status.
4.4 Data Tenure Operations
This section describes the operation of the MPC106 during the data bus arbitration, transfer,
and termination phases of the data tenure.
4.4.1 Data Bus Arbitration
The beginning of an address transfer, marked by the assertion of the transfer start (TS)
signal, is also an implicit data bus request provided that the transfer type (determined by the
encoding of the TT[0–4] signals) indicates the transaction is not address-only.
The MPC106 implements one data bus grant signal (DBG
n
) for each potential master on
the 60x interface. The DBG
n
signals are not asserted if the data bus, which is shared with
the memory, is busy with a transaction. The internal buffer control circuitry arbitrates the
data bus between the 60x processors and the memory controller depending on internal
buffer conditions and PCI bus requests.
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