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參數(shù)資料
| 型號： | MPC106 |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁數(shù)： | 177/398頁 |
| 文件大?。?/td> | 1112K |
| 代理商： | MPC106 |
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MOTOROLA
Chapter 5. Secondary Cache Interface
5-1
Chapter 5
Secondary Cache Interface
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A secondary (L2) cache provides the processor with faster access to instructions and data
by maintaining a subset of system memory in high-speed static RAM devices (SRAMs).
The MPC106 provides support for two L2 cache options—an internally-controlled L2
cache and an external L2 cache controller (or integrated L2 cache module).
The internal L2 cache controller allows the system designer to implement a direct-mapped,
lookaside L2 cache in a write-back or write-through configuration with a cacheable address
space of up to 4 Gbytes. The MPC106 supports L2 cache sizes of 256 Kbytes, 512 Kbytes,
and 1 Mbyte made up of either synchronous burst, pipelined burst, or asynchronous
SRAMs. The data path to the L2 cache is 64 bits wide. The L2 cache line size and coherence
granularity is 32 bytes.
The MPC106 can perform fast nonpipelined bursts of 3-1-1-1 bus cycles and pipelined
bursts of 2-1-1-1 bus cycles to the internally-controlled L2 cache. When used with the
PowerPC 604 microprocessor in fast L2 mode, the MPC106 can perform pipelined bursts
of 1-1-1-1 bus cycles to the internally-controlled L2 cache.
This chapter describes the L2 cache interface of the MPC106—the various configurations,
operation, programmable parameters, and response to bus operations. Design and timing
examples are provided for several configurations.
Throughout this chapter, the following details should also be considered:
The MPC106 does not support caching PCI space with the internally-controlled L2.
L2 write-back operations to PCI space are illegal.
When configured for an externally-controlled L2, PCI space may be cached if no
write-back operations to PCI space occur.
L2 write-back operations to the system ROM space are illegal.
In emulation mode, L2 write-back operations to the interrupt vector relocation space
are illegal.
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