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參數(shù)資料
| 型號： | MPC106 |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁數(shù)： | 53/398頁 |
| 文件大?。?/td> | 1112K |
| 代理商： | MPC106 |
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MOTOROLA
Chapter 2. Signal Descriptions
2-15
State Meaning
Asserted—Indicates that the MPC106 detected an illegal
transaction, a memory select error, or a parity error on a memory
read cycle. Assertion of SERR, PERR, or NMI may also trigger
MCP.
Negated—Indicates that normal operation should proceed.
Assertion—Occurs synchronous to the 60x bus clock.
Negation/high-impedance—Occurs after all error flags have been
cleared by software and the machine check exception vector has
been accessed. The configuration parameter, SHARED_MCP, in
power management configuration register 2 (PMCR2) controls
whether the MPC106 negates MCP or releases MCP to high-
impedance.
Timing Comments
2.2.2.13 Transfer Acknowledge (TA)
The transfer acknowledge (TA) signal is both an input and output signal on the MPC106.
2.2.2.13.1 Transfer Acknowledge (TA)—Output
Following are the state meaning and timing comments for TA as an output signal.
State Meaning
Asserted—Indicates that the data has been latched for a write
operation, or that the data is valid for a read operation, thus
terminating the current data beat. If it is the last (or only) data beat,
this also terminates the data tenure.
Negated—Indicates that the 60x must extend the current data beat
(insert wait states) until data can be provided or accepted by the
MPC106.
Timing Comments
Assertion—Occurs when the current data beat can be completed.
Negation—Occurs after the clock cycle of the final (or only) data
beat of the transfer. For a burst transfer, TA may be negated between
beats to insert one or more wait states before the completion of the
next beat.
High-impedance—Occurs one-half clock cycle after negation.
2.2.2.13.2 Transfer Acknowledge (TA)—Input
Following are the state meaning and timing comments for TA as an input signal.
State Meaning
Asserted—Indicates that the external L2 cache or local bus slave has
latched data for a write operation, or is indicating the data is valid for
a read operation, thus terminating the current data beat. If it is the last
(or only) data beat, the data tenure is terminated.
Negated—Indicates that the 60x bus master must extend the current
data beat (insert wait states) until data can be provided or accepted
by the external L2 cache or local bus slave.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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