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參數(shù)資料
| 型號： | MPC106 |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁數(shù)： | 336/398頁 |
| 文件大?。?/td> | 1112K |
| 代理商： | MPC106 |
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MOTOROLA
Chapter 9. Error Handling
9-5
9.2.3 PCI Bus Error Signals
The MPC106 uses three error signals to interact with the PCI bus—SERR, PERR, and
NMI.
9.2.3.1 System Error (SERR)
The SERR signal is used to report PCI address parity errors, PCI data parity errors on a
special-cycle command, target-abort, or any other errors where the result is potentially
catastrophic. The SERR signal is also asserted for master-abort, except if it happens for a
PCI configuration access or special-cycle transaction.
The agent responsible for driving AD[31–0] on a given PCI bus phase is responsible for
driving even parity one PCI clock later on the PAR signal. That is, the number of 1s on
AD[31–0], C/BE[3–0], and PAR equals an even number.
The SERR signal is driven for a single PCI clock cycle by the agent that is reporting the
error. The target agent is not allowed to terminate with retry or disconnect if SERR is
activated due to an address parity error.
Bits 8 and 6 of the PCI command register control whether the MPC106 asserts SERR upon
detecting one of the error conditions. Bit 14 of the PCI status register reports when the
MPC106 has asserted the SERR signal.
9.2.3.2 Parity Error (PERR)
The PERR signal is used to report PCI data parity errors during all PCI transactions, except
for a PCI special-cycle command. The agent responsible for driving AD[31–0] on a given
PCI bus phase is responsible for driving even parity one PCI clock later on the PAR signal.
That is, the number of 1s on AD[31–0], C/BE[3–0], and PAR equals an even number.
The PERR signal must be asserted by the agent receiving data two PCI clocks following
the data phase for which a data parity error was detected. Only the master may report a read
data parity error and only the selected target may report a write data parity error.
Bit 6 of the PCI command register controls whether the MPC106 ignores PERR. Bit 15 and
bit 8 of the PCI status register are used to report when the MPC106 has detected or reported
a data parity error.
9.2.3.3 Nonmaskable Interrupt (NMI)
The NMI signal is, effectively, a PCI sideband signal between the PCI-to-ISA bridge and
the MPC106. The NMI signal is driven by the PCI-to-ISA bridge to report any
nonrecoverable error detected on the ISA bus (normally, through the IOCHCK signal on
the ISA bus). The name nonmaskable interrupt is misleading due to its history in ISA bus
designs. The NMI signal should be connected to GND if it is not used. If PICR1[MCP_EN]
is set, the MPC106 reports the NMI error to the 60x processor by asserting MCP.
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PDF描述 |
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