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參數(shù)資料
| 型號： | MPC106 |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁數(shù)： | 126/398頁 |
| 文件大小： | 1112K |
| 代理商： | MPC106 |
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MOTOROLA
Chapter 3. Device Programming
3-43
Table 3-31. Bit Settings for MCCR1—0xF0
Bit
Name
Reset
Value
Description
31–28
ROMNAL
All 1s
For burst-mode ROM and Flash reads, ROMNAL controls the next
access time. The maximum value is 0b1111 (15). The actual
cycle count will be three cycles more than the binary value of
ROMNAL.
For Flash writes, ROMNAL measures the write pulse recovery
(high) time. The maximum value is 0b1111 (15).The actual
cycle count will be four cycles more than the binary value of
ROMNAL.
27–23
ROMFAL
All 1s
For nonburst ROM and Flash reads, ROMFAL controls the access
time. For burst-mode ROMs, ROMFAL controls the first
access time. The maximum value is 0b11111 (31). For the
64-bit configuration, the actual cycle count will be three cycles
more than the binary value of ROMFAL. For the 8-bit
configuration, the actual cycle count will be two cycles more
than the binary value of ROMFAL.
For Flash writes, ROMFAL measures the write pulse low time. The
maximum value is 0b11111 (31). The actual cycle count will
be two cycles more than the binary value of ROMFAL.
22
—
0
This bit is reserved.
21
8N64
x
Read only. This bit indicates the state of the ROM bank 0 data
path width configuration signal (FOE) at power-on reset.
0
Indicates that the MPC106 has been configured for a 64-bit
data path for ROM bank 0
1
Indicates that the MPC106 has been configured for an 8-bit
data path for ROM bank 0
20
BURST
0
Burst mode ROM timing enable.
0
Indicates standard (nonburst) ROM access timing
1
Indicates burst-mode ROM access timing
19
MEMGO
0
RAM interface logic enable. Note that this bit must not be set until
all other memory configuration parameters have been
appropriately configured by boot code.
0
MPC106 RAM interface logic disabled
1
MPC106 RAM interface logic enabled
18
SREN
0
Self-refresh enable. Note that if self refresh is disabled, the
system is responsible for preserving the integrity of
DRAM/EDO/SDRAM during sleep or suspend mode.
0
Disables the DRAM/EDO/SDRAM self refresh during sleep or
suspend mode
1
Enables the DRAM/EDO/SDRAM self refresh during sleep or
suspend mode
17
RAM_TYPE
1
RAM type
0
Indicates synchronous DRAM (SDRAM)
1
Indicates DRAM or EDO DRAM (depending on the setting for
MCCR2[EDO])
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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參數(shù)描述 |
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